用于晶体管栅极的帽盖介电结构的制作方法
【专利摘要】本说明书涉及用于微电子器件的微电子晶体管、包括非平坦晶体管的制造领域。本说明书的实施方案涉及形成凹进的栅极电极，所述栅极电极被基本上没有空洞的介电体帽盖介电结构所覆盖，该结构可以用高密度等离子方法形成。
【专利说明】用于晶体管栅极的帽盖介电结构【技术领域】
[0001]本说明书的实施方案通常涉及微电子器件制造领域，并且更具体地，涉及在非平坦晶体管栅极内帽盖(capping)介电结构的制造。
【专利附图】
【附图说明】
[0002]在本说明书的结论部分特别指出了本公开内容的主题，并且清楚地要求保护其权利。参考附图，根据以下的说明及附后的权利要求，本公开内容的上述以及其它特征将进一步变得显而易见。应当理解，附图仅描绘了根据本公开内容的几个实施方案，因此，不应认为是对其范围的限定。通过使用附图，可以以更多的特征和细节描述本公开内容，这样可以更容易确定本公开内容的优点，其中:
[0003]图1是根据本说明书的实施方案的非平坦晶体管的透视图。
[0004]图2举例说明了形成在微电子基底中或基底上的非平坦晶体管鳍的侧面剖视图。
[0005]图3根据本说明书的实施方案，举例说明了沉积在图2的非平坦晶体管鳍上方的牺牲材料的侧面剖视图。
[0006]图4根据本说明书的实施方案，举例说明了在沉积的牺牲材料中形成的沟槽、以暴露图3的非平坦晶体管鳍的一部分的侧面剖视图。
[0007]图5根据本说明书的实施方案，举例说明了在图4的沟槽中形成的牺牲栅极的侧面剖视图。
[0008]图6根据本说明书`的实施方案，举例说明了图5的牺牲材料去除之后牺牲栅极的侧面剂视图。
[0009]图7根据本说明书的实施方案，举例说明了沉积在图6的牺牲栅极和微电子基底上方的共形介电层的侧面剖视图。
[0010]图8根据本说明书的实施方案，举例说明了由图7的共形介电层形成的栅极间隔体的侧面剖视图。
[0011]图9根据本说明书的实施方案，举例说明了形成在图8的栅极间隔体的任一侧上的非平坦晶体管鳍中的源区和漏区的侧面剖视图。
[0012]图10根据本说明书的实施方案，举例说明了沉积在图9的栅极间隔体、牺牲栅极、非平坦晶体管鳍、和微电子基底上方的第一介电材料的侧面剖视图。
[0013]图11根据本说明书的实施方案，举例说明了第一介电材料平坦化以暴露牺牲栅极的上表面之后，图10结构的侧面剖视图。
[0014]图12根据本说明书的实施方案，举例说明了去除牺牲栅极形成栅极沟槽之后，图11结构的侧面剖视图。
[0015]图13根据本说明书的实施方案，举例说明了邻近栅极间隔体之间的非平坦晶体管鳍的栅极介电体形成之后，图12结构的侧面剖视图。
[0016]图14根据本说明书的实施方案，举例说明了在图13的栅极沟槽中沉积的导电栅极材料的侧面剖视图。[0017]图15根据本说明书的实施方案，举例说明了去除剩余的导电栅极材料形成非平坦晶体管栅极之后，图14结构的侧面剖视图。
[0018]图16根据本说明书的实施方案，举例说明了蚀刻掉一部分非平坦晶体管栅极形成凹进的非平坦晶体管栅极之后，图15结构的侧面剖视图。
[0019]图17根据本说明书的实施方案，举例说明了帽盖介电材料沉积到通过形成凹进的非平坦晶体管栅极而得到的凹座(recess)中之后，图16结构的侧面剖视图。
[0020]图18根据本说明书的实施方案，举例说明了用于沉积图17的帽盖介电材料的高密度沉积方法的流程图。
[0021]图19根据本说明书的实施方案，举例说明了去除剩余的帽盖介电材料、在非平坦晶体管栅极上形成帽盖介电结构之后，图17结构的侧面剖视图。
[0022]图20根据本说明书的实施方案，举例说明了沉积在图19的第一介电材料层、栅极间隔体、和牺牲栅极上表面上方的第二介电材料的侧面剖视图。
[0023]图21根据本说明书的实施方案，举例说明了在图20的第二介电材料上形成图案的蚀刻掩模的侧面剖视图。
[0024]图22根据本说明书的实施方案，举例说明了通过图21的第一和第二介电材料层形成的触点开口(contact opening)的侧面剖视图。
[0025]图23根据本说明书的实施方案，举例说明了去除蚀刻掩模之后图22结构的侧面首1J视图。
[0026]图24根据本说明书的实施方案，举例说明了沉积在图23的触点开口中的导电触点材料的侧面剖视图。
[0027]图25根据本说明书的实施方案，举例说明了去除剩余的导电触点材料形成源/漏触点之后，图24结构的侧面剖视图。
【具体实施方式】
[0028]在下面的详细说明中，通过参考示例方式的附图，显示了可以实施所要求权利的主题的具体实施方案。这些实施方案足够详细地进行了描述，使本领域技术人员能够实施所述主题。应当理解，各实施方案尽管不同，并不一定互相排斥。例如，本说明书所述的涉及一个实施方案的具体特征、结构、或特性仍可以在其它实施方案内实施，只要不偏离要求权利的主题的精神和范围。本说明书内的所指的“一个实施方案”或“实施方案”是指针对所述实施方案说明的一种具体的特征、结构、或特性被包括在本发明范围的至少一个实施方案中。因此，使用术语“一个实施方案”或“实施方案”不一定必须指相同的实施方案。此外应当理解，每个所公开实施方案内的单个因素的位置或布置可以修改，而不会偏离要求权利的主题的精神和范围。因此，以下详细说明不应从限定意义上理解，所述主题的范围仅仅由附后的权利要求所定义，并应与附后权利要求要求权利的所有范围的等同物一起进行合理解读。在附图中，类似的附图标记贯穿一些视图，应指相同或类似的元件或功能，其中描绘的因素不一定必须互相合乎比例，而是单个的因素可以放大或缩小，以便在本说明书语境中更容易理解所述因素。
[0029]在非平坦晶体管如三栅极晶体管和FinFET的制造中，非平坦半导体坯体可以用来形成能以极小的栅极长度(如低于约30nm)完全耗竭(full depletion)的晶体管。这些半导体坯体通常为鳍状，因此通常称为晶体管“鳍”。例如在三栅极晶体管中，晶体管鳍具有一个上表面和两个相对的侧壁，侧壁形成在块状半导体基底或绝缘体基底的硅上。栅极介电体可以形成在半导体坯体的表面和侧壁上，栅极电极可以形成在半导体坯体上表面上的栅极介电体上方，并邻近于半导体坯体侧壁上的栅极介电体。这样，由于栅极介电体和栅极电极邻近于半导体坯体的三个表面，可以形成三个独立的通道和栅极。由于形成有三个独立的通道，当晶体管打开时半导体坯体可以完全地耗尽。对于finFET晶体管，栅极材料和电极只接触半导体坯体的侧壁，这样形成两个独立的通道(而不是三栅极晶体管中的三个)。
[0030]本说明书的实施方案涉及微电子晶体管的形成，其中晶体管包括凹进的栅极电极，所述栅极电极被基本上没有空洞(void free)的介电体帽盖介电结构所覆盖，该结构可以用高密度等离子方法形成。尽管本说明书实施方案就非平坦晶体管和替换栅极的技术进行说明，但是主题并不这样受限制，因为所述主题可用于平坦晶体管应用和非替换栅极应用中。
[0031]图1是非平坦晶体管100的透视图，包括形成在至少一个晶体管鳍上的至少一个栅极，该晶体管鳍形成在微电子基底102上。在本公开内容的实施方案中，微电子基底102可以是单晶硅基底。微电子基底102还可以是其它类型的基底，例如绝缘体上硅(“SOI”)、锗、砷化镓、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、和锑化镓等，其中任一都可以与硅组
口 ο
[0032]显示为三栅极晶体管非平坦晶体管可以包括至少一个非平坦晶体管鳍112。非平坦晶体管鳍112可以有上表面114和一对侧向相对的侧壁，其分别为侧壁116和相对的侧壁 118。
[0033]如图1进一步显示，至少一个非平坦晶体管栅极112可以形成在非平坦晶体管鳍112的上方。非平坦晶体管栅极122可以通过在非平坦晶体管鳍的上表面114之上或附近、以及在非平坦晶体管鳍侧壁116和相对的非平坦晶体管鳍侧壁118之上或附近形成栅极介电层124而制得。栅极电极126可以在栅极介电层124之上或附近形成。在本公开内容的一个实施方案中，非平坦晶体管鳍112可以沿基本上垂直于非平坦晶体管栅极122的方向延伸。
[0034]栅极介电层124可以由任何众所周知的栅极介电材料形成，包括但不限于二氧化硅(SiO2)、氮氧化硅(SiOxNy)、氮化硅(Si3N4)、和高k介电材料，例如氧化铪、氧化铪硅、氧化镧、氧化镧招、氧化错、氧化错娃、氧化钽、氧化钛、氧化钡银钛、氧化钡钛、氧化银钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌。栅极介电层124可以由众所周知的方法形成，例如通过共形沉积栅极介电材料，然后用众所周知的光刻和蚀刻技术使栅极介电材料形成图案，如本领域技术人员可以理解的。
[0035]栅极电极126可以由任何合适的栅极电极材料形成。在本公开内容的一个实施方案中，栅极电极126可以由包括但不限于此的以下材料形成:多晶硅、钨、钌、钯、钼、钴、镍、铪、锆、钛、钽、铝、碳化钛、碳化锆、碳化钽、碳化铪、碳化铝、其它的金属碳化物、金属氮化物、和金属氧化物。栅极介电层126可以由众所周知的方法形成，例如通过毯状沉积栅极电极材料，然后用众所周知的光刻技术和蚀刻技术使栅极电极材料形成图案，如本领域技术人员可以理解的。[0036]源区和漏区(图1中未显示)可以形成在栅极电极126相对侧上的非平坦晶体管鳍112中。在一个实施方案中，源区和漏区可以通过掺杂非平坦晶体管鳍112形成，如本领域技术人员可以理解的。在另一个实施方案中，源区和漏区可通过除去部分非平坦晶体管鳍112，并用适当的材料替代这些部分以形成源区和漏区而形成，如本领域技术人员可以理解的。
[0037]图2-26举例说明了制作非平坦晶体管的一个实施方案的侧面剖视图，其中图2-5为沿着图1的箭头A-A和B-B的视图，图6-15为沿着图1的箭头A-A的视图，图16-26为沿着图1的箭头C-C的视图。
[0038]如图2所示，非平坦晶体管鳍112可以通过本领域已知的任何技术而蚀刻微电子基底102或在微电子基底102上形成非平坦晶体管鳍112而形成。如图3所举例说明的，牺牲材料132可以沉积在非平坦晶体管鳍112的上方，如图3中所示，沟槽134则可以形成在牺牲材料132中，以暴露一部分非平坦晶体管鳍112，如图4中所示。牺牲材料132可以为本领域中任何合适的材料，而沟槽134可以通过本领域中已知的任何技术形成，包括但不限于平版印刷掩模和蚀刻。
[0039]如图5所示，牺牲栅极136可以形成在沟槽134 (参见图4)中。牺牲栅极136可以为任何合适的材料，例如多晶硅材料等，并且可以通过本领域中已知的任何技术沉积在沟槽134中(参见图4)，包括但不限于化学气相沉积(“CVD”)和物理气相沉积(“PVD”)。
[0040]如图6所示，可以通过本领域中已知的任何技术除去图5的牺牲材料132，以暴露牺牲栅极136，例如有选择性地蚀刻牺牲材料132。如图7所示，共形介电层142可以沉积在牺牲栅极136和微电子基底102的上方。共形介电层142可以为任何合适的材料，包括但不限于氮化硅(Si3N4)和碳化硅(SiC)，并且可以通过任何合适的技术形成，包括但不限于原子层沉积(“ALD”)。
[0041]如图8所示，图7的共形介电层142可以被蚀刻，例如用合适的蚀刻剂定向蚀刻，在牺牲栅极136的侧壁146上形成一对栅极间隔体144，同时基本上除去邻近微电子基底102及牺牲栅极136上表面148的共形介电材料层142。应当理解，鳍间隔体(未显示)可以在栅极间隔体144形成期间同时形成在非平坦晶体管鳍112的侧壁116和118上(参见图1)。
[0042]如图9所示，源区150a和漏区150b可以形成在栅极间隔体144的任一侧上。在一个实施方案中，源区150a和漏区150b可以通过掺杂剂植入而在非平坦晶体管鳍112中形成。如所述领域技术人员可以理解的，掺杂剂植入是为了改变其导电性和电子学性能的目的，将杂质引入到半导体材料中的方法。其通常通过将P型离子(如硼)或N型离子(如磷)离子植入而实现，其总称为“掺杂剂”。在另一个实施方案中，部分非平坦晶体管鳍112可以通过本领域中已知的任何技术除去，例如蚀刻，而源区150a和漏区150b可以取代以上除去部分而形成。源区150a和漏区在下文中总称为“源/漏区150”。
[0043]如图10所示，第一介电材料层152可以沉积在栅极间隔体144、牺牲栅极上表面148、非平坦晶体管鳍112、和微电子基底102的上方。第一介电材料层152可以平坦化，以暴露牺牲栅极上表面148，如图11所示。第一介电材料层152的平坦化可以通过本领域中已知的任何技术来实现，包括但不限于化学机械抛光(CMP)。
[0044]如图12所示，可以除去图11的牺牲栅极136以形成栅极沟槽154。可以通过本领域中已知的任何技术除去牺牲栅极136，例如选择性蚀刻。如图13所示，也如图1中所举例说明的，可以形成栅极介电层124，以便和非平坦晶体管鳍112邻接，如前面所讨论的。
[0045]如图14所示，导电栅极材料156可以沉积在栅极沟槽154中，并且可以除去剩余的导电栅极材料156 (例如不在图12的栅极沟槽154内的导电栅极材料156)，以形成非平坦晶体管栅极电极126 (参见图1)，如图15所示。形成栅极电极126的材料和方法已经在前面讨论。剩余的导电栅极材料156的去除可通过本领域中已知的任何技术实现，包括但不限于化学机械抛光(CMP)、蚀刻等。
[0046]如图16所示，可以除去一部分非平坦晶体管栅极电极126，以形成凹座158和凹进的非平坦晶体管栅极162。可以通过任何已知的技术实现所述去除，包括但不限于湿式蚀刻或干式蚀刻。
[0047]如图17所示，可以沉积帽盖介电材料164以填充图16的凹座158。帽盖介电材料164可以是任何合适的材料，包括但不限于氮化硅(SixNy)和碳化硅(SixCy)。然而，已知的沉积介电体的方法，例如等离子增强化学气相沉积可能不能够填充纵横比(高宽比)高的凹座158，并且可能会导致在帽盖介电材料164中形成空洞。这类空洞可能会导致触点-栅极短路，如将要讨论的。为了防止形成空洞，可以使用高温沉积方法(例如大于400°C )。然而，高温沉积可能影响非平坦晶体管栅极电极126的功函数，如本领域技术人员可以理解的。而且，高温沉积可能会导致源/漏区150中掺杂剂的迁移或失活。
[0048]图18是高密度等离子(HDP)介电体沉积方法200的流程图，目的是在具有高纵横比的凹座158(参见图17)内形成基本上没有空洞的帽盖介电材料164(参见图17)。如框210所定义，高密度等离子室的壁可以涂敷有所要求的介电薄膜，即将要沉积的介电体。如框220所定义，微电子基底如硅晶片可以放置在高密度等离子室中的卡盘(chuck)上。在一个实施方案中，所述卡盘可以是在室温下，例如约75°C下水冷却的陶瓷静电卡盘。如框230所定义，高密度等离子室可以用惰性气体如氩加压。在一个实施方案中，高密度等离子室可以加压到大于约40mTon.的压力，以撞击持续的小功率无线电频率(RF)等离子。如框240所定义，在将至少一种反应性气体引入到高密度等离子室的同时，可以对高密度等离子室内的RF电极增加功率。在一个实施方案中，每个RF电极，如上电极和侧电极，可以在30?60秒之间的持续时间里加电至约2kV?8kV。反应性气体可以包括但不限于氧气、氮气等。通过调节卡盘的温度，微电子基底的温度可以在约300°C?600°C之间调节。应当理解，可以调节微电子基底的温度、RF功率、和反应性气体混合物，以实现所要求的沉积结果。如框250所定义，可以在驱动偏压(bias)RF电极的同时，向高密度等离子室引入沉积气体。在一个实施方案中，可以使用包括硅烷(SiH4)、氮气(N2)、気气(Ar)和氦气(He)的沉积气体来沉积氮化娃介电体。在另一个实施方案中，可以使用包括娃烧(SiiH4)、甲烧(CH4)、気气(Ar)和氦气(He)的沉积气体来沉积碳化娃介电体。RF电极可以用约IkV?3kV的偏压RF电极，将功率增加到约3kV?5kV的范围。对于氮化硅沉积的氮气体积与硅烷气体体积的比例，以及甲烷气体体积与硅烷气体体积的比例可以为约0.5?9，其取决于所要求的介电层性能，而硅烷气体的流量则保持在约30?70sCCm之间。在这些条件下，沉积速度可以为约7?30埃/秒。可以理解可根据所要求的介电层厚度和沉积速度计算沉积持续时间。如框260所定义，可以通过中断向高密度等离子沉积室中引入沉积气体及中断驱动偏压RF来中断沉积方法。RF电极的功率可以以斜率下降，微电子基底的静电电荷会耗散，这样就可以从静电卡盘移出微电子基底。移出之后，可以清洁高密度等离子室，如通过远程(remote)等离子单元，而高密度等离子室的壁可以用所要求的介电薄膜重新涂敷。
[0049]以上所述的方法可以导致介电层的同步沉积和溅射，其中合适的沉积与溅射比例可以产生基本上没有空洞的介电层。
[0050]沉积之后，可以使帽盖介电材料164平坦化，以除去剩余的帽盖介电材料164 (例如不在图16凹座内的帽盖介电材料164)，在凹进的非平坦晶体管栅极162上和栅极间隔体144之间形成帽盖介电结构166，如图19所示。可以通过本领域中已知的任何技术除去剩余的帽盖介电材料164，包括但不限于化学机械抛光(CMP)、蚀刻等。
[0051]如图20所示，第二介电材料层168可以沉积在第一介电材料层152、栅极间隔体144、和帽盖介电结构166的上方。第二介电材料层168可以由任何合适的介电材料、通过任何已知的沉积技术形成，该介电材料包括但不限于二氧化硅(SiO2)、氮氧化硅(SiOxNy)和氮化硅(Si3N4)15如图21所示，蚀刻掩模172可以用至少一个开口 174在第二介电材料层168上形成图案，如通过众所周知的平版印刷术。
[0052]如图22所示，可以通过图21的蚀刻掩模开口 174蚀刻，穿过第一介电材料层152和第二介电材料层168形成触点开口 182，暴露一部分源/漏区150。然后可以除去图22的蚀刻掩模172,如图23所不。在一个实施方案中,第一介电材料层152和介电材料层168不同于栅极间隔体144和帽盖介电结构166两者的介电材料,这样第一介电材料层152和第二介电层168的蚀刻可以对栅极间隔体144和帽盖介电结构166有选择性(即蚀刻得更快)。本领域中称其为自排列(self-aligning)。
[0053]如图24所示，导电触点材料188可以沉积在图23的触点开口 182中。导电触点材料188可以包括，但不限于，多晶娃、鹤、钌、钮、钼、钴、镍、铪、错、钛、钽、招、碳化钛、碳化锆、碳化钽、碳化铪、碳化铝、其它金属碳化物、金属氮化物、和金属氧化物。可以理解，各种粘合层、阻隔层、硅化物层、和/或导电层可以在导电触点材料188沉积之前，共形布置在或形成在图23的触点开口 182中。
[0054]如图25所示，可以除去图24的剩余的导电触点材料188 (例如不在图12的触点开口 182内的导电触点材料188)，形成源/漏触点190。剩余的导电触点材料188可以通过本领域中已知的任何技术除去，包括但不限于化学机械抛光(CMP)、蚀刻等。
[0055]如前面所讨论，在一个实施方案中，第一介电材料层152和介电材料层168不同于栅极间隔体144和帽盖介电结构166两者的介电材料，以便第一介电材料层152和第二介电层168的蚀刻可以对栅极间隔体144和帽盖介电结构166有选择性(即蚀刻得更快)。这样，凹进的非平坦晶体管162在触点开口 182的形成过程中得到保护。这可以使得形成尺寸相对较大的源/漏触点190，这样可以增加晶体管驱动电流性能，而没有在源/漏触点190和凹进的非平坦晶体管栅极162之间短路的危险性。如果帽盖介电结构144中存在空洞，这将是不可能，因为空洞会增加源/漏触点190和凹进的非平坦晶体管栅极162之间短路的可能性。
[0056]应当理解，本说明书的主题不必限定于图1-25中举例说明的特定应用。应当理解，尽管所举例说明的实施方案针对非平坦的应用，但所述主题可应用于非平坦晶体管和非替换栅极的应用。而且，所述主题可以应用于其它的微电子器件制造应用，如本领域技术人员可以理解的。[0057]虽然以本发明的详细实施方案进行了这样的说明，应该理解，附后权利要求所限定的本发明不受上述说明所阐述的具体细节限制，因为其可以有许多显而易见的变化，而不会偏离其精神和范围。
【权利要求】
1.一种晶体管栅极，其包括: 栅极间隔体对， 布置在栅极间隔体对之间的凹进的栅极电极；以及 基本上没有空洞的帽盖介电结构，所述结构布置在邻近于凹进的栅极电极，并且在栅极间隔体对之间。
2.权利要求1的晶体管栅极，其中基本上没有空洞的帽盖介电结构包括氮化硅。
3.权利要求1的晶体管栅极，其中基本上没有空洞的帽盖介电结构包括碳化硅。
4.权利要求1的晶体管栅极，其中凹进的栅极电极为非平坦的栅极电极。
5.一种微电子器件，其包括: 非平坦晶体管鳍的上面的非平坦晶体管栅极，其中非平坦晶体管栅极包括在栅极间隔体对之间凹进的栅极电极和基本上没有空洞的帽盖介电结构，帽盖介电结构布置在栅极间隔体之间的凹进的栅极电极上， 源/漏区； 至少一个介电材料层，所述介电材料层在源/漏区、非平坦晶体管栅极间隔体、和基本上没有空洞的帽盖介电结构的上面；以及 源/漏触点，所述触点延伸通过至少一个介电材料层的一部分而与源/漏区接触。
6.权利要求5的微电子器件,其中基本上没有空洞的帽盖介电结构包括氮化娃。
7.权利要求5的微电子器件,其中基本`上没有空洞的帽盖介电结构包括碳化娃。
8.权利要求5的微电子器件，其中源/漏触点邻接一个非平坦晶体管栅极间隔体的至少一部分。
9.权利要求5的微电子器件，其中源/漏触点邻接帽盖介电结构的至少一部分。
10.制造晶体管栅极的方法，其包括: 形成栅极间隔体对； 形成布置在栅极间隔体对之间的栅极电极；以及 在凹进的栅极电极的上表面上以及在栅极间隔体对之间，高密度等离子沉积帽盖介电结构。
11.权利要求10的方法，其中高密度等离子沉积帽盖介电结构包括高密度等离子沉积氮化硅帽盖介电结构。
12.权利要求10的方法，其中高密度等离子沉积帽盖介电结构包括高密度等离子沉积碳化硅帽盖介电结构。
13.权利要求10的方法，其中高密度等离子沉积帽盖介电结构包括在约300°C~600°C的温度下高密度等离子沉积所述帽盖介电结构。
14.权利要求10的方法，其中形成栅极电极包括形成非平坦的栅极电极。
15.—种方法,其包括: 在非平坦晶体管鳍的上面形成牺牲性非平坦晶体管栅极； 在牺牲性非平坦晶体管栅极和非平坦晶体管鳍的上面沉积介电材料层； 由邻近牺牲性非平坦晶体管栅极的一部分介电材料层形成非平坦晶体管栅极间隔体； 形成源/漏区；除去牺牲性非平坦晶体管栅极，在非平坦晶体管栅极间隔体之间形成栅极沟槽，以及暴露一部分非平坦晶体管鳍； 在栅极沟槽内邻近非平坦晶体管鳍形成栅极介电体； 在栅极沟槽内沉积导电性栅极材料； 除去一部分导电性栅极材料，在非平坦晶体管栅极间隔体之间形成凹座； 通过高密度等离子沉积介电材料，在凹座内形成帽盖介电结构； 在源/漏区、非平坦晶体管栅极间隔体、和帽盖介电结构的上面形成至少一种介电材料；以及 穿过至少一种介电材料形成触点开口，以暴露至少一部分源/漏区。
16.权利要求15的方法，其中高密度等离子沉积帽盖介电结构包括高密度等离子沉积氮化硅帽盖介电结构。
17.权利要求15的方法，其中高密度等离子沉积帽盖介电结构包括高密度等离子沉积碳化硅帽盖介电结构。
18.权利要求15的方法，其中高密度等离子沉积帽盖介电结构包括在约300°C~600°C的温度下高密度等离子沉积所述帽盖介电结构。
19.权利要求15的方法，其中形成帽盖介电结构包括: 在凹座内高密度等离子沉积帽盖介电材料；以及 除去剩余的帽盖介电材料。
20.权利要求15的方法，其中穿过介电材料形成触点开口以暴露至少一部分源/漏区进一步包括穿过介电材料形成触点开口，其暴露至少一部分的源/漏区和一个非平坦晶体管栅极间隔体的至少一部分。
21.权利要求20的方法，其进一步包括形成源/漏触点，以邻接源/漏区的暴露部分和非平坦晶体管栅极间隔体的暴露部分。
22.权利要求15的方法，其中穿过介电材料形成触点开口以暴露至少一部分源/漏区进一步包括穿过介电材料形成触点开口，其暴露至少一部分的源/漏区和至少一部分的帽盖介电结构。
23.权利要求22的方法，其进一步包括形成源/漏触点，以邻接源/漏区的暴露部分和帽盖介电结构的暴露部分。
24.权利要求15的方法，其中穿过介电材料形成触点开口以暴露至少一部分源/漏区进一步包括穿过介电材料形成触点开口，暴露至少一部分源/漏区、至少一部分非平坦晶体管栅极间隔体、和至少一部分的帽盖介电结构。
25.权利要求 24的方法，其进一步包括形成源/漏触点，以邻接源/漏区的暴露部分、非平坦栅极间隔体的暴露部分、和帽盖介电结构的暴露部分。
【文档编号】H01L29/78GK103828057SQ201180073809
【公开日】2014年5月28日 申请日期:2011年9月30日 优先权日:2011年9月30日
【发明者】A·W·罗森鲍姆, D-H·梅伊, S·S·普拉丹 申请人:英特尔公司