功率mosfet电流传感结构和方法
功率mosfet电流传感结构和方法
【专利摘要】一种具有主-FET(MFET)和内嵌的电流传感-FET(SFET)的功率MOSFET。通过在MFET和SFET之间的缓冲空间中的隔离栅条(IGRs)将MFET栅条耦合至SFET栅条。在一个实施例中，n个IGRs(i＝1至n)将MFET(304)的第一部分的n+1个栅耦合至SFET的n个栅。该IGRs具有之字形中央部分，其中每一个SFET栅条通过该IGRs耦合至两个MFET栅条。对除第一个和最后一个IGRs的外侧之外的所有IGRs，之字形中央部分提供阻挡以阻止在SFET的源和MFET的源之间的寄生泄漏路径。通过增加残余泄漏路径周围的区域中的体掺杂可实现这样的阻挡。该IGRs实质上没有源区。
【专利说明】功率MOSFET电流传感结构和方法
【背景技术】
[0001]本发明通常涉及半导体器件和电路以及制造该半导体器件和电路的方法，更特别地涉及结合了电流传感器的金属-氧化物-半导体(MOS)场效应晶体管(FETs)。
[0002]在现代电子学中，金属-氧化物-半导体场效应晶体管(MOSFET)广泛地用作独立器件和各种集成电路(IC)的一部分。特别地，需要应用MOSFET来有意地控制大功率，例如，大电流。这种类型的MOSFET通常称作“功率MOSFET”。众所周知，在功率MOSFET之内结合电流传感器来提供对由功率MOSFET传导的电流量的测量。在很多情况下，电流传感器的输出用于限制由功率MOSFET传导的电流，以便保护功率MOSFET免于过电流情况的损坏。相比而言，小的MOSFET广泛用作功率MOSFET的电流传感器件。为了方便，这样的器件称为传感FET或SFET。这种SFET也可以称作“镜像”器件。通常，SFET和功率MOSFET共用栅和漏端，但是有独立的源端。以这种方式，流过SFET的源端的电流能提供对流过功率MOSFET的源端的电流的测量。为了方便，在这里功率MOSFET的主要部分(不算SFET)称为“主FET”或 Μ--Τ。
[0003]SFET的一个重要参数被称为电流传感率(CSR)，即，当经受基本上相同的端电压时，流过SFET电流传感器的电流与流过MFET的电流之间的比值。通常，CSR具有与器件几何尺寸相关的特性，例如，两个器件的有源区的比值，在设计器件时定义该比值。然而，CRS不仅是受器件几何尺寸的影响。例如，CSR可以根据主器件和传感器件的温度而变化。众所周知，可通过在与功率MOSFET本身相同的管芯或芯片或其它衬底上设置SFET，以使它们热耦合并趋于维持相似的温度，从而可以减小CSR中的温度变化。在MFET之内而不是在其旁边设置SFET可使热耦合最`大化。然而，在那种情况下，SFET和MFET之间的电隔离是很困难的。在现有技术中，典型地通过在SFET和MFET之间设置各种掺杂区域或其它形式的隔离墙或它们的组合来获得这种电隔离。然而，这可能明显地增加了总的器件面积并因此增加其成本。因此，需要继续发展改善了的结合了 MFET和SFET的功率MOSFET及其制造方法，其中减小或最小化专用于MFET和SFET之间电隔离的面积。
【专利附图】
【附图说明】
[0004]下文中将结合如下附图来描述本发明，其中相同的附图标记代表相同的元件，和其中:
[0005]图1示出了结合了 MFET和SFET的传统的功率MOSFET的简化平面视图；
[0006]图2示出了根据本发明一实施例的结合了 MFET和SFET的功率MOSFET的简化平面视图；
[0007]图3示出了根据本发明一实施例的、图2的功率MOSFET的隔离部分的放大简化平面视图并示出进一步的细节，其中隔离部分位于部分MFET和SFET之间；
[0008]图4示出了根据本发明一实施例的、图3的功率MOSFET的隔离部分的一部分的进一步放大图，其提供了更进一步的细节；
[0009]图5-7示出了根据本发明又一实施例的穿过图2-4的功率MOSFET的不同部分的简化的截面图；
[0010]图8示出了根据本发明另一实施例的图2的结合了 SFET和部分MFET的功率MOSFET的隔离部分的放大简化平面图；
[0011]图9和10示出了根据本发明一实施例的结合了 MFET和SFET图2_8的功率MOSFET的隔离部分的一部分的放大简化平面图，并提供进一步的细节；
[0012]图11示出了根据本发明一实施例的结合了 MFET和SFET的图2的功率MOSFET的隔离部分的放大简化平面图；和
[0013]图12-1和12-2以及图13_1和13_2是用于制备根据本发明一实施例的、结合了MFET和SFET的图2-11的功率MOSFET的方法的简化流程图。
【具体实施方式】
[0014]下面的详细说明实际上仅仅是示例性的，并且无意于限制本发明或本发明的应用和使用。而且，无意于使本发明受限于前述的【技术领域】、【背景技术】或下面详细的说明书中提出的所表达或暗示的任何理论。
[0015]尽管缩写“M0S”和“MOSFET”以及它们所代表的术语，字面上指具有金属栅电极和氧化物栅绝缘层的FET，贯穿全文所使用的缩写MOS和MOSFET以及它们所代表的术语涉及包含位于栅绝缘层(无论是氧化物还是其它电介质)之上，转而位于半导体衬底之上的导体栅(无论是否是金属)的任意半导体器件。因此，本文中使用术语金属-氧化物-半导体和缩写“M0S”和“M0SFET”，即使这些器件可能不只是使用金属或氧化物而是使用不是金属的导体材料和不是氧化物的绝缘材料。适合用在MOS和MOSFET中的导体材料的非限制示例是金属、金属合金、半-金属、金属-半导体合金或化合物、掺杂半导体、它们的组合。特别的，提及的“源金属”、“上面的金属”、“栅金属”及类似物应该广义地解释为包括上面讨论的各种导体形式而不意欲仅仅限制为金属化导体。适合用在MOS和MOSFET中的绝缘材料的非限制示例是氧化物、氮化物、氧氮混合物、有机绝缘材料及其它电介质。
[0016]为了简单清楚地说明，【专利附图】
【附图说明】了通常的结构方式，且可能省略对众所周知的特征和技术的描述和细节，以避免不必要地模糊本发明。另外，附图中的元件不需要按比例绘制。例如，可能相对于其它元件或区域而放大了附图中的一些元件或区域的尺寸，以帮助提高对本发明的实施例的理解。
[0017]在说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”以及类似的，如果有的话，可用于类似的元件或步骤之间的区分而不必然用于描述一个特定序列或先后顺序。需要理解，如此/使用的术语在适当的情况下是可以互换的，以使本文所描述的发明中的实施例，例如，能够按照除了本文说明的或其它方式描述的那些顺次而工作或排列。此夕卜，术语“包含”、“包括”、“具有”以及它们的各种变化，意指覆盖了非排除的包括，以使包括一系列元件或步骤的工艺、方法、产品或设备不必限制为那些元件或步骤，而是可以包括没有明确列出或固有属于这些工艺、方法、产品或设备的其它元件或步骤。这里所使用的术语“耦合”定义为直接或间接以电性或非电性方式的连接。如文中所使用的，术语“实质上的”和“实质上地”意味着在实践方式中足以完成所声称的目的，而且那些次要的缺陷，如果有的话，对所声称的目的没有明显的影响。
[0018]如文中所使用的，术语“半导体”和缩写“SC”意指包括任何串导体不论单晶、多晶还是非晶，并且包括IV族半导体、非IV族半导体、化合物半导体以及有机和无机半导体。进一步地，术语“衬底” “半导体衬底”和“SC衬底”意指包括单晶结构、多晶结构、非晶结构、薄膜结构和层叠结构。
[0019]为了说明的方便和不受局限，本文用硅半导体来描述半导体器件及其制备方法，但是本领域技术人员将会理解也可以使用其它半导体材料。此外，各种器件类型和/或掺杂SC区域可标记为N型或P型，但这只是为了说明的方便而不意欲限制，并且这样的标记可用“第一导电类型”或“第二、相反导电类型”的更通用的描述来代替，其中第一导电类型既可是N型也可是P型，而且第二导电类型也可是P型或N型。本发明的各个实施例将以N沟道MOSFET来进行说明，但是再次强调，这只是为了说明的方便而不意欲限制。本领域技术人员将会理解可以通过在各种区域中适当地互换导电类型来提供P沟道MOSFET和包含任意一个或两者都是N沟道和P沟道的组合的其它半导体器件和电路。
[0020]图1示出了根据现有技术的、在公共衬底101上结合了 MFET 102和内嵌的SFET104的功率MOSFET 100的简化平面视图。栅接触垫120耦合至外围栅金属111，用于将栅信号分配至器件100内的各共用栅区。在MFET 102的源金属106和外围栅金属111之间提供间隙115。SFET 104具有SFET源金属108。MFET 102的源区通常位于其对应的源金属106之下，而SFET 104的源区通常位于其对应的源金属108之下。在平面视图中，SFET104和其下的源区位于MFET 102的源金属106和下面的源区之内的大致中心，以便于它们具有相似的温度。共用栅金属110位于金属-至-金属间隙112和114之间的MOSFET 100表面上。下面的共用栅金属110是包括掺杂的体环和沟槽环的组合的隔离区域122。电隔离区122和金属-至-金属间隙112和114的组合97使得MFET102的源金属106 (和其下的源区)与SFET104的源金属108(和其下的源区)电隔离。功率MOSFET 100的栅可以沿垂直于截面BB的方向延伸，且通常具有多个电介质衬里衬里的、填充有导体的沟槽的形式。源区位于这种电介质衬里的沟槽的旁边。这是本领域公知的。图1的现有结构的功率M0SFET100的困难和大体上与其类似的结构的困难在于，位于金属-至-金属间隙112和114之间的隔离区122和其它元件占据了功率MOSFET 100相当大的面积。众所周知，现有技术中，半导体器件，尤其是功率MOSFET的成本随着总的器件面积的增加而增加。因此，非常期望减小分离和隔离MFET与内嵌SFET所需的面积。
[0021]图2示出了根据本发明的、结合了 MFET302和内嵌SFET304、30f、304"的、在共用衬底301上的功率M0SFET300的简化平面视图。为了方便说明，通常将M0SFET300的总体布图与图1的MOSFET 100的总体布图类似地示出，但是在图3-4和8_11中更详细地示出了不同的MFET302到SFET304、304'、304"的隔离结构或间隙51、51'、51"。然而，其它普通的平面布图也可用于结合有图3-11中所描述的隔离结构或间隙的功率M0SFET300。
[0022]MFET 302具有源金属306和相关的源区(作为示例的方式假没而不局限于位于源金属306之下)。SFET 304、304'、304"具有源金属308和相关的源区(作为示例的方式假设而不局限于位于源金属308之下)。而词语“金属”用于导体306和308，如上所述，术语“金属”意欲包括任何形式的导体而不只局限于金属性元素。
[0023]本领域技术人员将会理解源金属306、308或耦合到源金属306、308接合垫的某些部位可能不位于它们各自的源区上， 以最小化来自外部连接至源金属造成的源区接合损伤。为了方便说明，在这里，不考虑源接合垫的位置或没有具体标出的面积，而假设MFET的源区位于MFET金属306之下且SFET的源区位于SFET金属108之下。进一步地，为了避免混淆附图和可能导致本发明不清楚，在图2中没有示出各自的源区，而是在图3-9和其它地方的截面图中示出。
[0024]栅接触垫320可耦合至外围栅金属311，其可用于将共用栅信号分配至MFET 302和SFET 304,304;、304"之内的各个栅区，但也可使用其它的栅信号分配安排。可以在MFET 302的源金属306和外围栅金属311之间提供间隙315，但如果用其它布置来分配共用栅信号，那么这就不是必须的。在平面图中，SFET 304、304'、304"以及其相关的源区近似位于MFET 302的源金属306和其相关的源区内的中央。在优选实施例中，功率M0SFET300的栅极通常与截面CC垂直延伸，且通常具有在多个电介质衬里的填充有导体的沟槽的形式，如图3-9中以及其它地方所描述的示例。MFET 302和SFET 304、304'、304"的源区位于这些电介质衬里的沟槽的旁边。具有宽度52的缓冲区或间隙51、51-、51"位于MFET源金属306 (以及其相关的源区)和SFET源金属308 (以及其相关的源区)之间。希望栅金属310位于间隙51、5广、51"上面，该间隙包括图3-11的隔离栅条(runner)40-1、4(V _i和40" -1。在MFET 302的源金属306和位于缓冲区或间隙51、51-、51"之上的共用栅导体310之间提供间隙312，以及在共用栅导体310和SFET304、304'、304"的源金属308之间提供间隙314。SFET304、304'、304"在本发明多个实施例中予以说明。结合图3_11更详细地示出了，在缓冲区或间隙51、51'、51"之内提供了 MFET 302和SFET 304、304'、304"之间的电隔离。
[0025]图3示出了根据本发明另一实施例的，结合了 MFET302和SFET304的一部分的图2的功率M0SFET300的部分53以及具有宽度52的缓冲区或间隙51的放大简化平面视图。图4示出了根据本发明的更进一步的实施例的，提供进一步细节的图3的功率M0SFET300的部分53的一部分54的进一步的放大视图。图5-7示出了穿过图2-3的功率M0SFET300的不同子部分55、56、57的简化截面图；在图3中用数字5、6和7标示位置。在图5中示出了子部分55，在图6中示出了子部分56以及在图7中示出了子部分57。
[0026]现在参考图3-10， MFET 302实质上位于周界70之外，且SFET 304、304'实质上位于更小的周界72之内。图3中的周界70和72之间设置具有部分51-1(如，左边和右边的部分)和51-2(如，顶部和底部的部分)的缓冲区或间隙51。位于图3-10的不同部分中的栅条20-1、30-1和40-1包括填充导体的电介质衬里的沟槽230、330、430 (如，参见图5-11)，并且对于栅条20-1、30-1来说包括邻近沟槽230、330的电介质衬里23、33的相关源区22、32。栅条40-1、40' _i实质上没有源区。栅条20-1、40_1、40' _i分别包括左边部分 ZO-1UO-1UO' -1l 和右边部分 204230-12,40' _i2。栅条 20_1、30_i 和 40_i的截面图分别如图5-7所示。图5-7中示出的沟槽230、330、430中的电介质衬里23、33、43 (如，栅绝缘体)在图3-4和8-11中被省略，以避免混淆附图。符号(prime) )加入到与图8的MOSFET和SFET实施例300'、304'相关的栅条中，且双符号(")加入到与图11的MOSFET和SFET实施例300"、304"相关的栅条中。本领域技术人员将会理解，不同的附图中的一些特征可应用到本发明的多个实施例中。
[0027]栅条20-1大体上在MFET 302中位于周界70之外且其截面如图5所示。栅条30_i大体上在SFET 304中位于周界72内且其截面如图6所示。栅条40_i位于缓冲区或间隙51中且其截面如图7所示。为了简化，所有栅条20-1、30-1和40-1以具有大体上相同的横向尺寸的方式示出，但这不是必须的。栅条20-1具有被电介质衬里23横向包围且与源区22相关的导电栅核21。栅条30-1具有被电介质衬里33横向包围且与源区32相关的导电栅核31。栅条40-1具有被电介质衬里43横向包围的导电栅核41但是大体上没有源区。
[0028]参考图3-7，并且尤其参考图5-7，栅条20-1的源区22 (如，N+)横向位于(如，P型)MOSFET体区27中、邻近衬底301上表面312的电介质衬里23之外，且通常可以位于MFET 302的源金属306之下。栅条30_i的源区32(如，N+)横向位于(如，P型)M0SFET体区37中、邻近衬底301表面的电介质衬里33之外，通常位于SFET 304的源金属308之下。没有源区提供给栅条40-1。通常在导电栅核21、31的两侧上提供源区22、32，并且通过栅电介质23、33与栅核21、31隔离，但是在其它实施例中，栅核21、31的一些或全部可能只有一个相邻的源区22、32且通过电介质衬里23、33与其隔离。大体上没有源区提供给栅条 40-1ο
[0029]再次参考图5-7，邻近衬底表面312提供绝缘区25、35以允许隔离至导电栅核21、31和(如，N+)源22、32的电接触，并且还可选择性隔离至(如，P型)体区27、37的电接触。导电栅连接24、34可被提供至栅核21、31，但这对于每一个栅条20-1、30-1不是必须的，因为栅核21、31它们自身是导电的，并且在没有处处都有在上面的导电栅连接24、34时(尽管不排除这种情况)其能耦合至栅垫320。栅连接24、34与导电栅核21、31形成欧姆接触。当存在栅连接24、34时，在栅连接24、34之上提供绝缘体26、36。当在例如一些栅条20-1、30-1中省略栅连接24、34时，那么绝缘体25、35可在导电栅核21、31上延伸。上述任意一种布置都是有用的。在绝缘体26 (如果使用)和一些或全部绝缘体25上面且与导电栅核21电性隔离的是MFET 302的源金属306。源金属306接触源22 (且在许多应用中还接触体区27)且大体上并联耦合MFET 302的一些或全部源区22。在绝缘体36 (如果使用)和一些或全部绝缘体35上面且与栅核31电性隔离的是SFET 304的源金属308。源金属308接触源32 (且在许多应用中还接触体区37)且大体上并联耦合SFET 304的一些或全部源区。图6的部件31、32、33、34、35、36和37类似于图5的部件21、22、23、24、25、26和27，而且为了方便，可能具有相似的截面和组成并且可能同时形成，但这并不是必须的。
[0030]参考图3-10，栅条40-1位于SFET304和MFET302之间的、大体上在周界70和72之间的缓冲区或间隙51之内。图7示出了栅条40-1的截面。为了方便说明且不意欲限制，假设所有的栅条40-1具有大体上相同的横向尺寸，但这并不是必须的。栅条40-1具有被电介质衬里43横向包围的导电栅核41，其延伸至衬底301的上表面312。当使用栅连接44时提供绝缘区45，但当栅连接44不重叠接触体区47时，不用必须提供绝缘区45。导电栅连接44可提供至栅核41，但是对于栅条40-1来说这不是必须的，因为栅核41自身是导电的且可在没有导电栅连接44时耦合至栅垫320。栅连接44与导电栅核41形成欧姆接触，并且当存在栅连接44时，在栅连接44之上提供绝缘体46。当在一些栅条40-1中省略栅连接44时，则绝缘体45可在导电栅核41之上延伸。任何一种布置都是有用的。由于栅条40-1大体上没有源区，因此源金属不会在缓冲区或间隙51中在栅条40-1之上延伸。然而，如图7所示，可在栅条40-1的绝缘层45、和/或46之上提供共用导体310。共用导体310通常电耦合至栅垫320，但这不是必须的。图6中的部件41、43、44、45、46和47类似于图5中的部件21、23、24、25、26和27，而且为了方便，可以具有类似的截面和组成，且可同时形成和/或具有不同的平面形状，但那不是必须的。例如，体区27、37、47可以都是同时形成的，如，作为共用外延区或共用衬底301的一部分，并因此具有大体上相同的掺杂。图8的栅条40' -1实施与图3-4中的栅条40-1大体上相同的功能，且方便起见具有与图7所示的大体上相似的截面。
[0031 ] 图3-4和9示出了用于栅条40-1的叉骨或类似Y型平面结构图，并且图8和10示出了用于栅条40' _i的错开的类似T型平面结构图。换句话说，图3-4的栅条40-1具有锯齿形的平面视图，其中锯齿的峰和谷连接至栅核21或31的一个或另一个。图8-9中示出了其等效布置，其中栅条40' _i具有错开的类似T型平面视图，其中峰和谷的平顶部耦合至至栅核21或31的一个或另一个。除了栅条40-1、40' -1和40-n、40' -η(其中η=栅条40-1的总数),MFET302的两个相邻的栅导体20-1和20_(i+l)耦合至SFET 304、304'的一个栅导体30-1，反之亦然。为了方便描述，图3-4和8-10中说明的栅条40-1、40' _i的平面形状称之为具有之字形平面结构。这将结合图9-10及其它地方进行更加详细的讨论。
[0032]现在参考图3和4示出的M0SFET300的区域53，以及图8的MOSFET 300'的区域53'，以示例的方式但不局限于此，例如，在MFET 302中标出了各种栅条20-1、20-2、20-3，在SFET304中标出了各种栅条30-1、30-2。将会注意到，相邻的栅条，例如图4的MFET302的栅条20-1和20-2，在缓冲区或间隙51、51'中通过例如栅条40_1和40 ' -1耦合至SFET304的栅条30-1。类似地，相邻的栅条20_2、20_3连接至栅条30_2。图3_4和8_10的MFET302和SFET 304中所有的栅条20_i和30_i都通过栅条40_i和4(V _i耦合而以上述相同的方式布置。换而言之，相邻的MFET栅条20-1、20-(i+1)耦合至SFET栅条30_i。这起到将所有的栅条20-1连在一起和连到同样地连在一起的所有栅条30-1的作用。在图3-4和9的区域53中以及图8和10的区域53'中使用相同的布置。在图3_4和9中通过缓冲区或间隙51-1中的栅条40-1以及在图8和10中通过缓冲区或间隙51' _i中的栅条40' _i来提供这样的耦合。
[0033]图9和10示出了根据本发明又一实施例的图2的结合了 SFET 304、304'的功率M0SFET300、300'的间隙或缓冲区51、51'中的隔离栅条40-140' _i的放大的简化平面图88、89。图9-10中隔离栅条40-140' _i的中央部分90、94用阴影标出使其可视性更高。具有图3-4和9的叉骨或类似Y型结构，叉骨或Y的臂之间的角度44在约50-150度之间是有用的，优选地为90-130度。图8和10的隔离栅条40' _i的布置被称为具有错开的类似T型的结构，但是将会理解这样的连接也可能被认为从电学角度等效为Y连接，其中图8和10中的Y的每个臂具有L型结构。图3-4和8-10的任何一种布置都是有用的。然而，在其它实施例中，可能使用其它结构的隔离栅条40-1、40' -1，正如为了示例且不意欲限制的，隔离栅条40-1的中央部分90具有Y型臂或图10的隔离栅条40' -1的中央部分94具有直线或错开的类似T型的布置，其中这些臂可能弯曲而不是直线或L型。如图3-4和8-10所示，希望所有栅条20-1连在一起，希望所有栅条30-1连在一起且两组栅条通过隔离栅条40-1、40' -1相耦合。
[0034]描述通过MFET栅条20-1和SFET栅条30_i之间的隔离栅条40_i耦合的另一方式是注意到与图3-4和9的布置相联系，图9的隔离栅条40-1的锯齿或之字形中心或交叉耦合区90具有在之字中心或交叉耦合区90的一侧上接触MFET栅条20-1的连接91 (下文称为“转折”)(zigs)，和在图9的之字中心或交叉耦合区90的相反一侧上接触SFET栅条(30-1)的连接92(下文称为“弯折”)(zags)，且所有的转折(zigs) 91耦合至所有的弯折(zags)92 ;因此术语“交叉耦合”用于描述中心区域90的功能。类似地，通过MFET栅条20_i和SFET栅条30-1之间的隔离栅条40' -1的耦合与图8和10中的布置相联系，图10的隔离栅条4(V -1的错开的类似T型或之字中心或交叉耦合区94具有在错开的T型或之字中心区94的一侧上接触MFET栅条20-1的连接95 (下文称为“转折”)(zigs)，和在图10的错开的类似T型或之字中心区94的相反的一侧上接触SFET的栅条30-1的连接96 (下文称为“弯折”)(zags)，且所有的转折(zigs) 95耦合至所有的弯折(zags)96，由此提供交叉耦合。结合中心交叉耦合区90、94来使用术语“转折”(zig)、“弯折”(zag)、“之字”(zigzag)和“之字的”(zigzaged)，因为它们指代相同的连接点和电学耦合而不考虑中心交叉耦合区90、94的准确形状。
[0035]已经发现隔离栅条40_1、40' -1的这种三端结构实质性地减小了 MFET302的源区22和SFET304的源区32之间的寄生泄露。在现有技术中，通常无源的栅条直接通过MFET栅条20-1到SFET栅条30-1。对于这种结构，MFET302和SFET 304之间的泄露会上升。如果邻近这种现有技术的连接栅条的(如，P型)体区的一部分变为相反的(如，变为N型)，这将会提供MFET 302的栅条20-1的(如，N+型)源区22和SFET 304的栅条30_i的(如，N+型)源区32之间的实质性的欧姆传导路径。如果这样，在工作期间，SFET 304的CSR可能发生改变，例如，由于这种寄生效应的变化，使得MFET302和SFET304的源电压发生变化，和/或器件老化。SFET 304也可有更高的温度敏感度。这种特性是不希望发生的。
[0036]现在参考图3-4和8并且尤其参考图9-10，图3_4和9中的缓冲区或间隙51_1、51-2和图8和10中的缓冲区或间隙51' _1、51' _2中的隔离栅条40-140' _i的之字形结构极大地减小或大体上消除了这种寄生特性。对于除了第一个栅条20-1、30-1和最后一个栅条20-(n+l)、30-n(其中η是SFET中隔离栅条的总数)的所有的栅条20_1、30_i (i = I至n)，寄生泄露路径60-1、60' -1 (其中i古l、i古η)被在栅条20_i和30_i之间的构造为之字形连接的隔离栅条40-1、40' -1(i Φ l、i Φ n)的电介质衬里的沟槽的插入臂所阻挡。除了第一个和最后一个栅条(i = l、i =η)，图9-10中的隔离栅条40-1、40' _i的之字形中心部分90、94用作隔离壁，防止局部(如，P型)体区47、47'寄生倒置(parasiticinversion),在那里,这样的之字形隔离栅条插入源区22和32之间。按照图3_4和8_10的布置，在除了第一个和最后一个隔离栅条40-l、40-n和4(V -1AO1 _n的外部或外侧脚之外的所有都会发生上述情况。对于隔离栅条40-1、隔离栅条40' _i的这种几何布置分别更清楚地示出在图9和图10中。因为通常希望MFET 302的栅条20_i连接至SFET 304的栅条30-1，在图3-10中所描述的结构能都完成任务。S卩，对于栅条40-1、40' _i的上述的之字形布置将MFET 302的第一部分的栅条20-1 I耦合至SFET 304的栅条30_i，并因此耦合至MFET 302的第二部分的栅条20-12，而同时在栅条40-1、40' _i(i关1、i关η)中提供内在(inherent)的隔离壁以减小或大体上消除在MFET 302的栅条20_i的源区22和SFET 304的栅条30-1的源区32之间的大量寄生导通。这是非常希望的。
[0037]如图4、8和9-10所示，第一个栅条20-1、30-1和最后一个栅条20- (η+1)、30_η (其中n = SFET304中栅条的总数)是不对称的。第一个栅条20_1、30_1的下侧和最后一个栅条20-(η+1)、30-η的上侧，在栅条20-1、30-1的外侧源之间以及20-(η+1)、30_η的外侧源之间没有阻挡分支或臂。因此，保留了可能的泄露路径60-1、60' -1和60-η、60' -η。然而，潜在的不利的源-到-源泄漏(source-to-source leakage)效应以正比于SFET 304中使用的栅条的数量η而被减小。例如，如果在SFET304中有η个栅条直接耦合至MFET302中的η个栅条而没有本文描述的之字形布置，则可能存在2η条源-到-源泄漏路径。按照图3-4和8-10中所说明的布置，其中在SFET304中的η条栅条30-1至30_η耦合至MFET302中的η+1条栅条20-1至20-(η+1)，则只有两条潜在的源-到-源泄漏路径。除了第一个和最后一个的一侧的所有耦合的栅条40-1 (i = I和η)都被之字形结构的臂所阻挡，无论是图3_4和9中的有角度的还是图8和10中的直线的都是如此。因此，按照图2_10的布置而造成的泄露路径的减少大体上直接由比值2/2η = I/η给出。因此通常在SFET 304中的单个栅条30-1(i = I至η)具有很大的数值η，这种减小可以是非常显著的。例如，且不意欲限制，在图3和8-10示出的SFET 304中η = 4的栅条，与现有技术的直接布置相比，泄露减小到其值的25%。如果η = 10，减小量为90%且减小量正比于SFET 304中所使用的栅条的数量而继续增加。这种源自几何结构的改善可以是非常显著的。
[0038]发现即使上面讨论的受限的剩余泄露路径60-l、60_n和60' _1、6(V _n也可通过增加对图3-4和9中的区域80-l、80-n(共同的80)以及图8和10中的80' -1、80' _n(共同的80')的掺杂来极大地减小或大体上消除，其中区域80-l、80-n以及80' -1、80' -η围绕体区47中邻近外侧栅条40-l、40-n和4(V -1和4(V _n的泄露路径60-1.60-1^0 60' -1、6(V -η。增加外侧体区47可能的泄露路径60_1、60_η和60' -1、60' -η中的掺杂具有增加显见的阈值电压的效果，该阈值电压用于通过泄露路径60-1、60-η和60' -U60' _η的显著导通的出现。即使显见的阈值电压上很小的增加就能提供沿路径60-1、60-η和60' _1、60' _η的漏电流的显著减小。例如且不意欲限制，对于范围约为2Ε18到5Ε18每立方厘米(如，P型)的体区47的掺杂，通过大约20至50倍地局部地增加区域80、80'的(如，P型)掺杂，就能提高寄生阈值电压约15伏，导致沿可能的泄漏路径60-1、60-η和60' -1,60' -η的漏电流减小约100倍。这是希望的。
[0039]图11示出了根据本发明又一实施例的结合了 SFET 304"的图2的功率MOSFET300的部分53"的放大简化平面图。栅 条20-1和30-1具有与已经描述的结构大体上相同的结构。图11的结构53"与图3-4和8-10的结构53和53'的不同之处在于，隔离栅条40" _i是直通的且不提供与图3-4和8-10的之字形栅条40-1、40' _i相关的耦合和阻挡效果。在图11中，栅条20-1、30-1和40" _i全都是直通的路径。栅条20-1、30-1具有如图5-6所示的包括源区22、32的截面，而栅条40" _i具有如图7所示的大体上没有源区的截面。另一方面，各种被标记出的区域或部件的布置和特征大体上与已经描述的类似，且具有与图2-10相同的附图标记，并且这些信息作为参考并入本文。正如已经讨论过的，η条栅条具有直通布置，将有2η条可能的泄漏路径。通过提高如图11所示的位于间隙区51" -1中且还可选地在间隙区51" -2中的部分体区47的掺杂水平，可以降低源-至-源的泄漏。通常，在间隙51" -1内的区域57中提供增强(如，P型)的掺杂。在其它的实施例中，这样增强的掺杂也可延伸在间隙51" -2之上。任何一种布置都是有用的。例如且不意欲限制，对于(如，P型)体区47的掺杂范围约为2Ε18到5Ε18每立方厘米，可局部地增加位于间隙51" -1和可选地也包括间隙51" -2中的区域57的(如，P型)掺杂约\20到50倍，能提高寄生阈值电压约15伏，导致流过图11中存在的2η条可能泄漏路径的泄露电流减小约100倍。这是希望的。[0040]图12-1和12-2是根据本发明的又一进一步的实施例的、制备图2_10的结合了MFET 302和SFET 304,304/的功率MOSFET 300,300/的方法800的简化方框流程图。方法800始于开始801和初始化步骤802，其中提供具有上表面(312)和下表面(315)的衬底(301)(如，参见图5-7)，其中包含功率MOSFET (300、300')的体区(27、37、47)。在步骤803中，在衬底(301)的上表面(312)中形成延伸进入体区(27、37、47)的多个栅沟槽(230、330、430)，并且具有用于主场效应晶体管(MFET) (302)的第一组(230)，和用于SFET(304)的第二组(330)以及具有交叉耦合的子沟槽(90、94)的第三组(430)，其中第三组(430)耦合沟槽的第一组(230)和第二组(330)。在步骤804中，在栅沟槽(230、330、430)中提供电介质衬里(23,33,43) ο在步骤805中，用栅导体(21、31、41)填充多个栅沟槽(230,330,430)。在步骤806中，提供邻近第一组(230)的第一源(22)和邻近第二组(330)的第二源(32)，但大体上没有邻近第三组(430)的源。在步骤807中，在上表面(312)上方提供耦合至第一源(22)的第一源金属(306)和与第一源金属(306)分隔开且耦合至第二源(32)的第二源金属(308)。在步骤808中，提供邻近下表面(315)的漏区(313)。在步骤809中，提供耦合至栅导体(21、31、41)的栅接触(320)和耦合至漏区(313)的漏接触(314)。然后方法800进行到810结束。前述方法可以除了所列顺序的其它顺序执行，且前述步骤的顺序和参考标记的序列不意欲要求遵循这个特定的顺序。在进一步的实施例中，区域80-1和80-n(参见图9)和区域8(V -1和8(V _n(参见图9_10)可具有超过体区(27、37、47)的背景掺杂约20倍或更高的局部增强掺杂。
[0041]图13-1和13-2是根据本发明另一实施例的制备图11的结合了 MFET302和SFET304"的功率MOSFET 300"的方法900的简化方框流程图。方法900始于开始901和初始化步骤902，其中提供具有上表面(312)和下表面(315)的衬底(301)，在其中包含功率MOSFET(300 ;/ )的体区(27、37、47)。在步骤903中，在衬底(301)的上表面(312)中形成延伸进入体区(27、37、47)的多个栅沟槽(230、330、430)，并且具有用于主场效应晶体管(MFET) (302)的第一组(230)，用于SFET (304〃 )的第二组(330)和耦合沟槽的第一组(230)和第二组(330)的第三组(430)。在步骤904中，在栅沟槽(230、330、430)中提供电介质衬里(23,33,43) ο在步骤905中，用栅导体(21、31、41)填充多个栅沟槽(230,330,430)。在步骤906中，提供邻近第一组(230)的第一源(22)和邻近第二组(330)的第二源
(32)，但邻近第三组(430)大体上没有源。在步骤907中，邻近第三组(40〃 i)的电介质衬里(43)的体区(27、37、47)的部分(57)中的掺杂被局部增强，超过体区(27、37、47)的背景掺杂约20倍或更高。在步骤908中，在上表面(312)上方提供耦合至第一源(22)的第一源金属(306)和与第一源金属(306)分隔开且耦合至第二源(32)的第二源金属(308)。在步骤909中，提供邻近下表面(315)的漏区(313)。在步骤910中，提供耦合至栅导体(21、31、41)的栅垫(320)和耦合至漏区(313)的漏接触(314)。然后方法900进行到911结束。前述方法可以除了所列顺序的其它顺序执行，且前述步骤的顺序和参考标记的序列不意欲要求遵循这个特定的顺序。
[0042]根据第一实施例，提供功率金属-氧化物-半导体-场-效应-晶体管(MOSFET)(300、300,、300")，包括，具有上表面(312)和下表面(315)的衬底(301)，在衬底中形成的主场效应晶体管(MFET) (302)，其具有多个MFET源区(22)和延伸至上表面(312)的MFET栅条(20-1)，在上面的源金属(306)耦合至多个MFET源区(22)，和邻近下表面(315)的漏接触(314)和漏区(313)，形成在衬底(301)中的电流传感场效应晶体管(SFET) (304)，其具有多个SFET源区(32)和延伸至上表面(312)的SFET栅条(30_i)，在上面的源金属(308)耦合至多个SFET源区(32)，和邻近下表面(315)的漏接触(314)和漏区(313)，其Φ SFET(304)横向嵌入 MFET(302)内，但是通过缓冲区(5Κ5、51" ) % MFET(302)隔离，以及在其上大体上没有源区的隔离栅条(40-1)，位于缓冲区(51、51'、51")中且将MFET栅条(20-1)电性耦合至SFET栅条(30-1)，同时电性隔离MFET源区(22)和SFET源区(32)。根据进一步的实施例，隔离栅条(40-1、40' -1)将SFET栅条(30_i)耦合在一起，并将MFET栅条(20-1)也耦合在一起，并且进一步将耦合的MFET栅条(20_i)和耦合的SFET栅条(30-1)互相连接。根据进一步的实施例，隔离栅条(40-1、40' -1)具有之字形平面布图结构(90、94)，SFET栅条(30-1)耦合至转折(zigs) (92,96)以及MFET栅条(20-1)耦合至隔离栅条(40-1、40" -1)的弯折(zags)(91、95)。还是根据本明的进一步实施例，隔离栅条(40-1)的之字形平面布图结构(90、94)具有锯齿形平面板图结构(90)。还是根据本发明的进一步实施例，隔离栅条(40' -1)的之字形平面布图结构(90、94)具有错开的T型平面布图结构(94)。根据本发明另一实施例，通过隔离栅条(40-1、40' -1)将η个SFET栅条(30-1)和η+1个MFET栅条(20_i)互连。还是根据本发明的另一实施例，η个SFET栅条(30-1)耦合至η+1个MFET栅条(20_i)。仍根据本发明的另一实施例，隔离栅条(40-1l、40' -1l)的第一组将η+1个MFET栅条(20_il)的第一组耦合至η个SFET栅条(30-1)的一组的第一端，以及隔离栅条(40-12、40' -?2)的第二组将η+1个MFET栅条(20-?2)的第二组耦合至η个SFET栅条(30_i)的该组的第二端。仍根据本发明的另一实施例，η个隔离栅条(40-1l、40' -1l ;40-12、40' _i2)的第一组和第二组每个都包含2n+l个隔离栅条(40-1、40' -1)连接(92、91 ;96、95)。仍根据本发明的另一实施例，通过第一隔离栅条(40-1、40' -1)将第一 MFET栅条(20_1)耦合至η个SFET栅条(30_i)中的第一个(30-1)，且其中通过最后的隔离栅条(40-η、40' -η)将最后的(20-(n+1))MFET栅条(20-1)耦合至η个SFET栅条的最后一个(30_η)。根据一附加实施例，MOSFET进一步包含体区(47)，其中内嵌有第一隔离栅条(40-1、40' -1)，且进一步包含与邻近第一隔离栅条(40-1,40/ -1)的外侧的体区(37，47)相比具有更高掺杂浓度的区域(80、80')，其中具有更高掺杂浓度的区域在第一 MFET栅条(20-1)的外侧和第一 SFET栅条(30_1)的外侧之间。仍根据一附加实施例，MOSFET进一步包含体区(47)，其中内嵌最后的隔离栅条(40-η、40' _η)，且进一步包含与邻近最后的隔离栅条(40-η、40, _η)的外侧的体区(47)相比具有更高掺杂浓度的区域(80、80')，其中最后的隔离栅条(40-η、40, _η)的外侧在最后的MFET栅条(20-(η+1))的外侧和最后的SFET栅条(30_η)的外侧之间。根据又一附加实施例，与体区(47)相比具有更高掺杂浓度的区域(80、80')具有掺杂浓度超过邻近第一隔离栅条(40-1、40' -1)的外侧的体区(47)的浓度约20倍或更高，其中与体区(47)相比具有更高掺杂浓度的区域在第一 MFET栅条(20-1)的外侧和第一 SFET栅条(30_1)的外侧之间。根据再一附加实施例，与体区(47)相比具有更高掺杂浓度的区域(80、80')具有的掺杂浓度超过邻近最后的隔离栅条(40-η、40, -η)的外侧的体区(47)浓度约20倍或更高，其中与体区(47)相比具有更高掺杂浓度的区域在最后的MFET栅条(20-(η+1))的外侧和最后的SFET栅条(30-N)的外侧之间。
[0043]根据第二实施例，提供一种形成具有内嵌的电流传感器-场-效应-晶体管(SFET) (304)的功率金属-氧化物-半导体-场-效应-晶体管(MOSFET) (300、300')的方法，包括，提供具有上表面(312)和下表面(315)的衬底(301)，其中包含功率MOSFET(300、300')的体区(27、37、47)，在衬底(301)的上表面(312)中形成延伸进入体区(27、37、47)的多个栅沟槽(230、330、430)，并将具有对于主场效应晶体管(MFET) (302)的第一组(230)，对于SFET (304)的第二组(330)以及具有交叉耦合的子沟槽(90、94)的第三组(430)，其中第三组(430)耦合沟槽的第一组(230)和第二组(330)，在栅沟槽(230、330、430)中提供电介质衬里(23、33、43)，用栅导体(21、31、41)填充多个栅沟槽(230、330、430)。
[0044]提供邻近第一组(230)的第一源(22)和邻近第二组(330)的第二源(32)，而邻近栅沟槽(230、330、430)的第三组(430)大体上不提供源，在上表面(312)上方提供耦合至第一源(22)的第一源金属(306)和与第一源金属(306)分隔开且耦合至第二源(32)的第二源金属(308)，提供邻近下表面(315)的漏区(313)，并提供耦合至栅导体(21、31、41)的栅垫(320)和耦合至漏区(313)的漏接触(314)。根据进一步的实施例，形成具有交叉耦合的子沟槽(90、94)的第三组(430)包括，形成之字型子沟槽(90、94)，其中在沟槽的第二组(330)中的栅导体(31)耦合至转折(zigs) (92,96)且其中在沟槽的第一组(230)的栅导体(21)耦合至之字型子沟槽(90,94)的弯折(zags) (91、95)。
[0045]根据第三实施例，提供一种制造结合了主-场-效应-晶体管(MFET) (302)和电流-传感-场-效应-晶体管(SFET) (304 ")的功率金属-氧化物-半导体-场-效应-晶体管(MOSFET) (300 ")的方法(900)，包括，提供具有上表面(312)和下表面(315)的衬底(301)，其中包含功率MOSFET (300〃 )的体区(27、37、47)，在衬底(301)的上表面(312)中形成延伸进入体区(27、37、47)的多个栅沟槽(230、330、430)，并且具有对于MFET (302)的第一组(230)，对于SFET (304〃 )的第二组(330)和耦合沟槽的第一组(230)和第二组(330)的第三组(430)，在栅沟槽(230、330、430)中提供电介质衬里(23、33、43)，用栅导体(21、31、41)填充多个栅沟槽(230、330、430)，提供邻近第一组(230)的第一源(22)和邻近第二组(330)的第二源(32)，但邻近栅沟槽(230、330、430)的第三组(430)大体上没有源，局部增加邻近第三组(40〃 -1)的电介质衬里(43)的体区(27、37、47)的部分(57)中的掺杂，以超过体区(27、37、47)的背景掺杂，在上表面(312)上方提供耦合至第一源(22)的第一源金属(306)和与第一源金属(306)分隔开且耦合至第二源(32)的第二源金属(308)，提供邻近下表面(315)的漏区(313)，和提供耦合至栅导体(21、31、41)的栅垫(320)和耦合至漏区(313)的漏接触(314)。根据进一步的实施例，局部增加邻近第三组(40〃 -1)的电介质衬里(43)的体区(27、37、47)的部分(57)中的掺杂以超过体区(27、37、47)的背景掺杂的步骤包括增加至超过背景掺杂的约20倍或更多。
[0046]根据第四实施例，提供一种结合了主-场-效应-晶体管(MFET) (302)和电流-传感-场-效应-晶体管(SFET) (304 ")的功率金属-氧化化物-半导体-场-效应-晶体管(MOSFET) (300")，包括，具有上表面(312)和下表面(315)的衬底(301)，其中衬底包括:
[0047]功率MOSFET(300 ")的体区(27、37、47)，从上表面(312)延伸进入体区(27、37,47)的多个栅沟槽(230、330、430)，并且具有对于MFET(302)的第一组(230)，对于SFET (304;/ )的第二组(330)和耦合沟槽的第一组(230)和第二组(330)的第三组(430)，在栅沟槽(230,330,430)中的电介质衬里(23、33、43)，填充多个栅沟槽(230,330,430)的栅导体(21、31、41)，邻近第一组(230)的第一源(22)和邻近第二组(330)的第二源(32)，但邻近栅沟槽(230、330、430)的第三组(430)大体上没有源，其中邻近第三组(40〃 -1)的电介质衬里(43)的体区(27、37、47)的部分(57)中的掺杂超过【背景技术】的体区(27、37、47)的掺杂,和I禹合至第一源(22)的第一源金属(306)和与第一源金属(306)分隔开且率禹合至第二源(32)的第二源金属(308)。根据进一步的实施例，邻近第三组(40〃 -1)的电介质衬里(43)的体区(27、37、47)的部分(57)中的掺杂超过【背景技术】的体区(27、37、47)的掺杂的约20倍或更多。
[0048]虽然在前述本发明的详细描述中已经出现了至少一个示例性实施例和制备方法，应该意识到仍然存在大量的变换。也应该意识到一个示例性实施例或多个示例性实施例仅仅是作为举例，且目的不在于以任何方式来限制本发明的范围、应用或结构。相反地，前述的详细描述将为本领域技术人员提供一套方便地实施本发明示例性实施例的路线图，应该理解可在示例性实施例中描述的元件的功能和布置上做各种变化，而不脱离本发明如所附权利要求及其法律等效所阐明的范围。
【权利要求】
1.一种功率金属-氧化物-半导体-场-效应-晶体管MOSFET，包括: 具有上表面和下表面的衬底； 形成在衬底中的主场效应晶体管MFET，具有多个MFET源区和延伸至上表面的MFET栅条，耦合至该多个MFET源区的上面的源金属，和邻近下表面的漏接触以及漏区； 形成在衬底中的电流传感场效应晶体管SFET，具有多个SFET源区和延伸至上表面的SFET栅条，耦合至该多个SFET源区的上面的源金属，和邻近下表面的漏接触以及漏区，其中该SFET横向嵌在该MFET内，但是通过缓冲区与MFET隔离；和 隔离栅条，在其上基本上没有源区，所述隔离栅条位于缓冲区中且将MFET栅条电性耦合至SFET栅条，同时电性隔离MFET源区和SFET源区。
2.如权利要求1所述的功率MOSFET，其中隔离栅条将SFET栅条耦合在一起，且将MFET栅条也耦合在一起，并且进一步将耦合的MFET栅条和耦合的SFET栅条互相连接。
3.如权利要求2所述的功率MOSFET，其中隔离栅条具有之字形平面布图结构，SFET栅条耦合至转折以及MFET栅条耦合至隔离栅条的弯折。
4.如权利要求3所述的功率MOSFET，其中隔离栅条的之字形平面布图结构具有锯齿形平面布图结构。
5.如权利要求3所述的功率MOSFET，其中隔离栅条的之字形平面布图结构具有错开的T形平面布图结构。
6.如权利要求3所述的功率MOSFET，其中通过隔离栅条将η个SFET栅条和η+1个MFET栅条互连。`
7.如权利要求1所述的功率MOSFET，其中η个SFET栅条耦合至η+1个MFET栅条。
8.如权利要求1所述的功率MOSFET，其中隔离栅条的第一组将η+1个MFET栅条的第一组耦合至η个SFET栅条的一组的第一端，以及隔离栅条的第二组将η+1个MFET栅条的第二组耦合至η个SFET栅条的该组的第二端。
9.如权利要求1所述的功率MOSFET，其中η个隔离栅条的第一组和第二组的每一个都包含2η+1个隔离栅条连接。
10.如权利要求1所述的功率MOSFET，其中通过第一隔离栅条将第一MFET栅条耦合至η个SFET栅条中的第一个，且其中通过最后一个隔离栅条将最后一个MFET栅条耦合至η个SFET栅条中的最后一个。
11.如权利要求10所述的功率MOSFET，其中所述MOSFET进一步包含体区，在该体区中内嵌有第一隔离栅条，且进一步包含与邻近第一隔离栅条的外侧的体区相比具有更高掺杂浓度的区域，其中所述与邻近第一隔离栅条的外侧的体区相比具有更高掺杂浓度的区域在第一 MFET栅条的外侧和第一 SFET栅条的外侧之间。
12.如权利要求11所述的功率M0SFET，其中与体区相比具有更高掺杂浓度的区域具有超过邻近第一隔离栅条外侧的体区的掺杂浓度约20倍或更高的掺杂浓度，其中与体区相比具有更高掺杂浓度的区域在第一 MFET栅条的外侧和第一 SFET栅条的外侧之间。
13.如权利要求10所述的功率M0SFET，其中所述MOSFET进一步包含在其中内嵌有最后的隔离栅条的体区，且进一步包含与邻近最后的隔离栅条的外侧的体区相比具有更高掺杂浓度的区域，其中所述与邻近最后的隔离栅条的外侧的体区相比具有更高掺杂浓度的区域在最后的MFET栅条的外侧和最后的SFET栅条的外侧之间。
14.如权利要求13所述的功率MOSFET，其中与体区相比具有更高掺杂浓度的区域具有超过邻近最后的隔离栅条的外侧的体区的掺杂浓度约20倍或更高的掺杂浓度，其中与体区相比具有更高掺杂浓度的区域在最后的MFET栅条的外侧和最后的SFET栅条的外侧之间。
15.一种功率金属-氧化物-半导体-场-效应-晶体管MOSFET，其结合了主-场-效应-晶体管MFET和电流传感-场-效应-晶体管SFET，包括: 具有上表面和下表面的衬底，其中衬底包括功率MOSFET的体区； 从上表面延伸进入体区的多个栅沟槽，并且具有用于MFET的第一组，用于SFET的第二组和耦合沟槽的第一组和第二组的第三组； 在栅沟槽中的电介质衬里； 填充多个栅沟槽的栅导体； 邻近第一组的第一源和邻近第二组的第二源，但邻近栅沟槽的第三组基本上没有源； 其中邻近第三组的电介质衬里的部分体区中的掺杂超过体区的背景掺杂；和 耦合至第一源的第一源金属和与第一源金属分隔开且耦合至第二源的第二源金属。
16.如权利要求15所述的功率M0SFET，其中邻近第三组的电介质衬里的体区部分中的掺杂超过体区的背景掺杂的约20倍或更多。
17.一种形成具有内嵌的电流传感器-场-效应-晶体管SFET的功率金属-氧化物-半导体-场-效应-晶体管MOSFET的方法，包括: 提供具有上表面和下表 面的衬底，其中包含功率MOSFET的体区； 在衬底的上表面中形成延伸进入体区的多个栅沟槽，并且具有用于主场效应晶体管MFET的第一组，用于SFET的第二组和具有交叉耦合的子沟槽的第三组，其中第三组耦合沟槽的第一组和第二组； 在栅沟槽中提供栅电介质衬里； 用栅导体填充多个栅沟槽； 提供邻近第一组的第一源和邻近第二组的第二源，而邻近栅沟槽的第三组基本上没有源； 在上表面上方提供耦合至第一源的第一源金属和与第一源金属分隔开且耦合至第二源的第二源金属； 提供邻近下表面的漏区；和 提供耦合至栅导体的栅垫和耦合至漏区的漏接触。
18.如权利要求17所述的方法，其中形成具有交叉耦合的子沟槽的第三组包括: 形成之字型子沟槽，其中在沟槽的第二组中的栅导体耦合至转折且沟槽的第一组中的栅导体耦合至之字型子沟槽的弯折。
19.如权利要求17所述的方法，进一步包括: 局部地增加邻近第三组的电介质衬里的体区部分的掺杂，以超过体区的背景掺杂。
20.如权利要求19所述的方法，其中在局部地增加邻近第三组的电介质衬里的体区部分中的掺杂以超过体区的背景掺杂的步骤包括增加以超过背景掺杂的约20倍或更多。
【文档编号】H01L21/77GK103489862SQ201210305062
【公开日】2014年1月1日 申请日期:2012年6月12日 优先权日:2012年6月12日
【发明者】王培林, 陈菁菁, E·D·德弗雷萨特, 具本星, 李文漪, 覃甘明 申请人:飞思卡尔半导体公司
【专利摘要】一种具有主-FET(MFET)和内嵌的电流传感-FET(SFET)的功率MOSFET。通过在MFET和SFET之间的缓冲空间中的隔离栅条(IGRs)将MFET栅条耦合至SFET栅条。在一个实施例中，n个IGRs(i＝1至n)将MFET(304)的第一部分的n+1个栅耦合至SFET的n个栅。该IGRs具有之字形中央部分，其中每一个SFET栅条通过该IGRs耦合至两个MFET栅条。对除第一个和最后一个IGRs的外侧之外的所有IGRs，之字形中央部分提供阻挡以阻止在SFET的源和MFET的源之间的寄生泄漏路径。通过增加残余泄漏路径周围的区域中的体掺杂可实现这样的阻挡。该IGRs实质上没有源区。
【专利说明】功率MOSFET电流传感结构和方法
【背景技术】
[0001]本发明通常涉及半导体器件和电路以及制造该半导体器件和电路的方法，更特别地涉及结合了电流传感器的金属-氧化物-半导体(MOS)场效应晶体管(FETs)。
[0002]在现代电子学中，金属-氧化物-半导体场效应晶体管(MOSFET)广泛地用作独立器件和各种集成电路(IC)的一部分。特别地，需要应用MOSFET来有意地控制大功率，例如，大电流。这种类型的MOSFET通常称作“功率MOSFET”。众所周知，在功率MOSFET之内结合电流传感器来提供对由功率MOSFET传导的电流量的测量。在很多情况下，电流传感器的输出用于限制由功率MOSFET传导的电流，以便保护功率MOSFET免于过电流情况的损坏。相比而言，小的MOSFET广泛用作功率MOSFET的电流传感器件。为了方便，这样的器件称为传感FET或SFET。这种SFET也可以称作“镜像”器件。通常，SFET和功率MOSFET共用栅和漏端，但是有独立的源端。以这种方式，流过SFET的源端的电流能提供对流过功率MOSFET的源端的电流的测量。为了方便，在这里功率MOSFET的主要部分(不算SFET)称为“主FET”或 Μ--Τ。
[0003]SFET的一个重要参数被称为电流传感率(CSR)，即，当经受基本上相同的端电压时，流过SFET电流传感器的电流与流过MFET的电流之间的比值。通常，CSR具有与器件几何尺寸相关的特性，例如，两个器件的有源区的比值，在设计器件时定义该比值。然而，CRS不仅是受器件几何尺寸的影响。例如，CSR可以根据主器件和传感器件的温度而变化。众所周知，可通过在与功率MOSFET本身相同的管芯或芯片或其它衬底上设置SFET，以使它们热耦合并趋于维持相似的温度，从而可以减小CSR中的温度变化。在MFET之内而不是在其旁边设置SFET可使热耦合最`大化。然而，在那种情况下，SFET和MFET之间的电隔离是很困难的。在现有技术中，典型地通过在SFET和MFET之间设置各种掺杂区域或其它形式的隔离墙或它们的组合来获得这种电隔离。然而，这可能明显地增加了总的器件面积并因此增加其成本。因此，需要继续发展改善了的结合了 MFET和SFET的功率MOSFET及其制造方法，其中减小或最小化专用于MFET和SFET之间电隔离的面积。
【专利附图】
【附图说明】
[0004]下文中将结合如下附图来描述本发明，其中相同的附图标记代表相同的元件，和其中:
[0005]图1示出了结合了 MFET和SFET的传统的功率MOSFET的简化平面视图；
[0006]图2示出了根据本发明一实施例的结合了 MFET和SFET的功率MOSFET的简化平面视图；
[0007]图3示出了根据本发明一实施例的、图2的功率MOSFET的隔离部分的放大简化平面视图并示出进一步的细节，其中隔离部分位于部分MFET和SFET之间；
[0008]图4示出了根据本发明一实施例的、图3的功率MOSFET的隔离部分的一部分的进一步放大图，其提供了更进一步的细节；
[0009]图5-7示出了根据本发明又一实施例的穿过图2-4的功率MOSFET的不同部分的简化的截面图；
[0010]图8示出了根据本发明另一实施例的图2的结合了 SFET和部分MFET的功率MOSFET的隔离部分的放大简化平面图；
[0011]图9和10示出了根据本发明一实施例的结合了 MFET和SFET图2_8的功率MOSFET的隔离部分的一部分的放大简化平面图，并提供进一步的细节；
[0012]图11示出了根据本发明一实施例的结合了 MFET和SFET的图2的功率MOSFET的隔离部分的放大简化平面图；和
[0013]图12-1和12-2以及图13_1和13_2是用于制备根据本发明一实施例的、结合了MFET和SFET的图2-11的功率MOSFET的方法的简化流程图。
【具体实施方式】
[0014]下面的详细说明实际上仅仅是示例性的，并且无意于限制本发明或本发明的应用和使用。而且，无意于使本发明受限于前述的【技术领域】、【背景技术】或下面详细的说明书中提出的所表达或暗示的任何理论。
[0015]尽管缩写“M0S”和“MOSFET”以及它们所代表的术语，字面上指具有金属栅电极和氧化物栅绝缘层的FET，贯穿全文所使用的缩写MOS和MOSFET以及它们所代表的术语涉及包含位于栅绝缘层(无论是氧化物还是其它电介质)之上，转而位于半导体衬底之上的导体栅(无论是否是金属)的任意半导体器件。因此，本文中使用术语金属-氧化物-半导体和缩写“M0S”和“M0SFET”，即使这些器件可能不只是使用金属或氧化物而是使用不是金属的导体材料和不是氧化物的绝缘材料。适合用在MOS和MOSFET中的导体材料的非限制示例是金属、金属合金、半-金属、金属-半导体合金或化合物、掺杂半导体、它们的组合。特别的，提及的“源金属”、“上面的金属”、“栅金属”及类似物应该广义地解释为包括上面讨论的各种导体形式而不意欲仅仅限制为金属化导体。适合用在MOS和MOSFET中的绝缘材料的非限制示例是氧化物、氮化物、氧氮混合物、有机绝缘材料及其它电介质。
[0016]为了简单清楚地说明，【专利附图】
【附图说明】了通常的结构方式，且可能省略对众所周知的特征和技术的描述和细节，以避免不必要地模糊本发明。另外，附图中的元件不需要按比例绘制。例如，可能相对于其它元件或区域而放大了附图中的一些元件或区域的尺寸，以帮助提高对本发明的实施例的理解。
[0017]在说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”以及类似的，如果有的话，可用于类似的元件或步骤之间的区分而不必然用于描述一个特定序列或先后顺序。需要理解，如此/使用的术语在适当的情况下是可以互换的，以使本文所描述的发明中的实施例，例如，能够按照除了本文说明的或其它方式描述的那些顺次而工作或排列。此夕卜，术语“包含”、“包括”、“具有”以及它们的各种变化，意指覆盖了非排除的包括，以使包括一系列元件或步骤的工艺、方法、产品或设备不必限制为那些元件或步骤，而是可以包括没有明确列出或固有属于这些工艺、方法、产品或设备的其它元件或步骤。这里所使用的术语“耦合”定义为直接或间接以电性或非电性方式的连接。如文中所使用的，术语“实质上的”和“实质上地”意味着在实践方式中足以完成所声称的目的，而且那些次要的缺陷，如果有的话，对所声称的目的没有明显的影响。
[0018]如文中所使用的，术语“半导体”和缩写“SC”意指包括任何串导体不论单晶、多晶还是非晶，并且包括IV族半导体、非IV族半导体、化合物半导体以及有机和无机半导体。进一步地，术语“衬底” “半导体衬底”和“SC衬底”意指包括单晶结构、多晶结构、非晶结构、薄膜结构和层叠结构。
[0019]为了说明的方便和不受局限，本文用硅半导体来描述半导体器件及其制备方法，但是本领域技术人员将会理解也可以使用其它半导体材料。此外，各种器件类型和/或掺杂SC区域可标记为N型或P型，但这只是为了说明的方便而不意欲限制，并且这样的标记可用“第一导电类型”或“第二、相反导电类型”的更通用的描述来代替，其中第一导电类型既可是N型也可是P型，而且第二导电类型也可是P型或N型。本发明的各个实施例将以N沟道MOSFET来进行说明，但是再次强调，这只是为了说明的方便而不意欲限制。本领域技术人员将会理解可以通过在各种区域中适当地互换导电类型来提供P沟道MOSFET和包含任意一个或两者都是N沟道和P沟道的组合的其它半导体器件和电路。
[0020]图1示出了根据现有技术的、在公共衬底101上结合了 MFET 102和内嵌的SFET104的功率MOSFET 100的简化平面视图。栅接触垫120耦合至外围栅金属111，用于将栅信号分配至器件100内的各共用栅区。在MFET 102的源金属106和外围栅金属111之间提供间隙115。SFET 104具有SFET源金属108。MFET 102的源区通常位于其对应的源金属106之下，而SFET 104的源区通常位于其对应的源金属108之下。在平面视图中，SFET104和其下的源区位于MFET 102的源金属106和下面的源区之内的大致中心，以便于它们具有相似的温度。共用栅金属110位于金属-至-金属间隙112和114之间的MOSFET 100表面上。下面的共用栅金属110是包括掺杂的体环和沟槽环的组合的隔离区域122。电隔离区122和金属-至-金属间隙112和114的组合97使得MFET102的源金属106 (和其下的源区)与SFET104的源金属108(和其下的源区)电隔离。功率MOSFET 100的栅可以沿垂直于截面BB的方向延伸，且通常具有多个电介质衬里衬里的、填充有导体的沟槽的形式。源区位于这种电介质衬里的沟槽的旁边。这是本领域公知的。图1的现有结构的功率M0SFET100的困难和大体上与其类似的结构的困难在于，位于金属-至-金属间隙112和114之间的隔离区122和其它元件占据了功率MOSFET 100相当大的面积。众所周知，现有技术中，半导体器件，尤其是功率MOSFET的成本随着总的器件面积的增加而增加。因此，非常期望减小分离和隔离MFET与内嵌SFET所需的面积。
[0021]图2示出了根据本发明的、结合了 MFET302和内嵌SFET304、30f、304"的、在共用衬底301上的功率M0SFET300的简化平面视图。为了方便说明，通常将M0SFET300的总体布图与图1的MOSFET 100的总体布图类似地示出，但是在图3-4和8_11中更详细地示出了不同的MFET302到SFET304、304'、304"的隔离结构或间隙51、51'、51"。然而，其它普通的平面布图也可用于结合有图3-11中所描述的隔离结构或间隙的功率M0SFET300。
[0022]MFET 302具有源金属306和相关的源区(作为示例的方式假没而不局限于位于源金属306之下)。SFET 304、304'、304"具有源金属308和相关的源区(作为示例的方式假设而不局限于位于源金属308之下)。而词语“金属”用于导体306和308，如上所述，术语“金属”意欲包括任何形式的导体而不只局限于金属性元素。
[0023]本领域技术人员将会理解源金属306、308或耦合到源金属306、308接合垫的某些部位可能不位于它们各自的源区上， 以最小化来自外部连接至源金属造成的源区接合损伤。为了方便说明，在这里，不考虑源接合垫的位置或没有具体标出的面积，而假设MFET的源区位于MFET金属306之下且SFET的源区位于SFET金属108之下。进一步地，为了避免混淆附图和可能导致本发明不清楚，在图2中没有示出各自的源区，而是在图3-9和其它地方的截面图中示出。
[0024]栅接触垫320可耦合至外围栅金属311，其可用于将共用栅信号分配至MFET 302和SFET 304,304;、304"之内的各个栅区，但也可使用其它的栅信号分配安排。可以在MFET 302的源金属306和外围栅金属311之间提供间隙315，但如果用其它布置来分配共用栅信号，那么这就不是必须的。在平面图中，SFET 304、304'、304"以及其相关的源区近似位于MFET 302的源金属306和其相关的源区内的中央。在优选实施例中，功率M0SFET300的栅极通常与截面CC垂直延伸，且通常具有在多个电介质衬里的填充有导体的沟槽的形式，如图3-9中以及其它地方所描述的示例。MFET 302和SFET 304、304'、304"的源区位于这些电介质衬里的沟槽的旁边。具有宽度52的缓冲区或间隙51、51-、51"位于MFET源金属306 (以及其相关的源区)和SFET源金属308 (以及其相关的源区)之间。希望栅金属310位于间隙51、5广、51"上面，该间隙包括图3-11的隔离栅条(runner)40-1、4(V _i和40" -1。在MFET 302的源金属306和位于缓冲区或间隙51、51-、51"之上的共用栅导体310之间提供间隙312，以及在共用栅导体310和SFET304、304'、304"的源金属308之间提供间隙314。SFET304、304'、304"在本发明多个实施例中予以说明。结合图3_11更详细地示出了，在缓冲区或间隙51、51'、51"之内提供了 MFET 302和SFET 304、304'、304"之间的电隔离。
[0025]图3示出了根据本发明另一实施例的，结合了 MFET302和SFET304的一部分的图2的功率M0SFET300的部分53以及具有宽度52的缓冲区或间隙51的放大简化平面视图。图4示出了根据本发明的更进一步的实施例的，提供进一步细节的图3的功率M0SFET300的部分53的一部分54的进一步的放大视图。图5-7示出了穿过图2-3的功率M0SFET300的不同子部分55、56、57的简化截面图；在图3中用数字5、6和7标示位置。在图5中示出了子部分55，在图6中示出了子部分56以及在图7中示出了子部分57。
[0026]现在参考图3-10， MFET 302实质上位于周界70之外，且SFET 304、304'实质上位于更小的周界72之内。图3中的周界70和72之间设置具有部分51-1(如，左边和右边的部分)和51-2(如，顶部和底部的部分)的缓冲区或间隙51。位于图3-10的不同部分中的栅条20-1、30-1和40-1包括填充导体的电介质衬里的沟槽230、330、430 (如，参见图5-11)，并且对于栅条20-1、30-1来说包括邻近沟槽230、330的电介质衬里23、33的相关源区22、32。栅条40-1、40' _i实质上没有源区。栅条20-1、40_1、40' _i分别包括左边部分 ZO-1UO-1UO' -1l 和右边部分 204230-12,40' _i2。栅条 20_1、30_i 和 40_i的截面图分别如图5-7所示。图5-7中示出的沟槽230、330、430中的电介质衬里23、33、43 (如，栅绝缘体)在图3-4和8-11中被省略，以避免混淆附图。符号(prime) )加入到与图8的MOSFET和SFET实施例300'、304'相关的栅条中，且双符号(")加入到与图11的MOSFET和SFET实施例300"、304"相关的栅条中。本领域技术人员将会理解，不同的附图中的一些特征可应用到本发明的多个实施例中。
[0027]栅条20-1大体上在MFET 302中位于周界70之外且其截面如图5所示。栅条30_i大体上在SFET 304中位于周界72内且其截面如图6所示。栅条40_i位于缓冲区或间隙51中且其截面如图7所示。为了简化，所有栅条20-1、30-1和40-1以具有大体上相同的横向尺寸的方式示出，但这不是必须的。栅条20-1具有被电介质衬里23横向包围且与源区22相关的导电栅核21。栅条30-1具有被电介质衬里33横向包围且与源区32相关的导电栅核31。栅条40-1具有被电介质衬里43横向包围的导电栅核41但是大体上没有源区。
[0028]参考图3-7，并且尤其参考图5-7，栅条20-1的源区22 (如，N+)横向位于(如，P型)MOSFET体区27中、邻近衬底301上表面312的电介质衬里23之外，且通常可以位于MFET 302的源金属306之下。栅条30_i的源区32(如，N+)横向位于(如，P型)M0SFET体区37中、邻近衬底301表面的电介质衬里33之外，通常位于SFET 304的源金属308之下。没有源区提供给栅条40-1。通常在导电栅核21、31的两侧上提供源区22、32，并且通过栅电介质23、33与栅核21、31隔离，但是在其它实施例中，栅核21、31的一些或全部可能只有一个相邻的源区22、32且通过电介质衬里23、33与其隔离。大体上没有源区提供给栅条 40-1ο
[0029]再次参考图5-7，邻近衬底表面312提供绝缘区25、35以允许隔离至导电栅核21、31和(如，N+)源22、32的电接触，并且还可选择性隔离至(如，P型)体区27、37的电接触。导电栅连接24、34可被提供至栅核21、31，但这对于每一个栅条20-1、30-1不是必须的，因为栅核21、31它们自身是导电的，并且在没有处处都有在上面的导电栅连接24、34时(尽管不排除这种情况)其能耦合至栅垫320。栅连接24、34与导电栅核21、31形成欧姆接触。当存在栅连接24、34时，在栅连接24、34之上提供绝缘体26、36。当在例如一些栅条20-1、30-1中省略栅连接24、34时，那么绝缘体25、35可在导电栅核21、31上延伸。上述任意一种布置都是有用的。在绝缘体26 (如果使用)和一些或全部绝缘体25上面且与导电栅核21电性隔离的是MFET 302的源金属306。源金属306接触源22 (且在许多应用中还接触体区27)且大体上并联耦合MFET 302的一些或全部源区22。在绝缘体36 (如果使用)和一些或全部绝缘体35上面且与栅核31电性隔离的是SFET 304的源金属308。源金属308接触源32 (且在许多应用中还接触体区37)且大体上并联耦合SFET 304的一些或全部源区。图6的部件31、32、33、34、35、36和37类似于图5的部件21、22、23、24、25、26和27，而且为了方便，可能具有相似的截面和组成并且可能同时形成，但这并不是必须的。
[0030]参考图3-10，栅条40-1位于SFET304和MFET302之间的、大体上在周界70和72之间的缓冲区或间隙51之内。图7示出了栅条40-1的截面。为了方便说明且不意欲限制，假设所有的栅条40-1具有大体上相同的横向尺寸，但这并不是必须的。栅条40-1具有被电介质衬里43横向包围的导电栅核41，其延伸至衬底301的上表面312。当使用栅连接44时提供绝缘区45，但当栅连接44不重叠接触体区47时，不用必须提供绝缘区45。导电栅连接44可提供至栅核41，但是对于栅条40-1来说这不是必须的，因为栅核41自身是导电的且可在没有导电栅连接44时耦合至栅垫320。栅连接44与导电栅核41形成欧姆接触，并且当存在栅连接44时，在栅连接44之上提供绝缘体46。当在一些栅条40-1中省略栅连接44时，则绝缘体45可在导电栅核41之上延伸。任何一种布置都是有用的。由于栅条40-1大体上没有源区，因此源金属不会在缓冲区或间隙51中在栅条40-1之上延伸。然而，如图7所示，可在栅条40-1的绝缘层45、和/或46之上提供共用导体310。共用导体310通常电耦合至栅垫320，但这不是必须的。图6中的部件41、43、44、45、46和47类似于图5中的部件21、23、24、25、26和27，而且为了方便，可以具有类似的截面和组成，且可同时形成和/或具有不同的平面形状，但那不是必须的。例如，体区27、37、47可以都是同时形成的，如，作为共用外延区或共用衬底301的一部分，并因此具有大体上相同的掺杂。图8的栅条40' -1实施与图3-4中的栅条40-1大体上相同的功能，且方便起见具有与图7所示的大体上相似的截面。
[0031 ] 图3-4和9示出了用于栅条40-1的叉骨或类似Y型平面结构图，并且图8和10示出了用于栅条40' _i的错开的类似T型平面结构图。换句话说，图3-4的栅条40-1具有锯齿形的平面视图，其中锯齿的峰和谷连接至栅核21或31的一个或另一个。图8-9中示出了其等效布置，其中栅条40' _i具有错开的类似T型平面视图，其中峰和谷的平顶部耦合至至栅核21或31的一个或另一个。除了栅条40-1、40' -1和40-n、40' -η(其中η=栅条40-1的总数),MFET302的两个相邻的栅导体20-1和20_(i+l)耦合至SFET 304、304'的一个栅导体30-1，反之亦然。为了方便描述，图3-4和8-10中说明的栅条40-1、40' _i的平面形状称之为具有之字形平面结构。这将结合图9-10及其它地方进行更加详细的讨论。
[0032]现在参考图3和4示出的M0SFET300的区域53，以及图8的MOSFET 300'的区域53'，以示例的方式但不局限于此，例如，在MFET 302中标出了各种栅条20-1、20-2、20-3，在SFET304中标出了各种栅条30-1、30-2。将会注意到，相邻的栅条，例如图4的MFET302的栅条20-1和20-2，在缓冲区或间隙51、51'中通过例如栅条40_1和40 ' -1耦合至SFET304的栅条30-1。类似地，相邻的栅条20_2、20_3连接至栅条30_2。图3_4和8_10的MFET302和SFET 304中所有的栅条20_i和30_i都通过栅条40_i和4(V _i耦合而以上述相同的方式布置。换而言之，相邻的MFET栅条20-1、20-(i+1)耦合至SFET栅条30_i。这起到将所有的栅条20-1连在一起和连到同样地连在一起的所有栅条30-1的作用。在图3-4和9的区域53中以及图8和10的区域53'中使用相同的布置。在图3_4和9中通过缓冲区或间隙51-1中的栅条40-1以及在图8和10中通过缓冲区或间隙51' _i中的栅条40' _i来提供这样的耦合。
[0033]图9和10示出了根据本发明又一实施例的图2的结合了 SFET 304、304'的功率M0SFET300、300'的间隙或缓冲区51、51'中的隔离栅条40-140' _i的放大的简化平面图88、89。图9-10中隔离栅条40-140' _i的中央部分90、94用阴影标出使其可视性更高。具有图3-4和9的叉骨或类似Y型结构，叉骨或Y的臂之间的角度44在约50-150度之间是有用的，优选地为90-130度。图8和10的隔离栅条40' _i的布置被称为具有错开的类似T型的结构，但是将会理解这样的连接也可能被认为从电学角度等效为Y连接，其中图8和10中的Y的每个臂具有L型结构。图3-4和8-10的任何一种布置都是有用的。然而，在其它实施例中，可能使用其它结构的隔离栅条40-1、40' -1，正如为了示例且不意欲限制的，隔离栅条40-1的中央部分90具有Y型臂或图10的隔离栅条40' -1的中央部分94具有直线或错开的类似T型的布置，其中这些臂可能弯曲而不是直线或L型。如图3-4和8-10所示，希望所有栅条20-1连在一起，希望所有栅条30-1连在一起且两组栅条通过隔离栅条40-1、40' -1相耦合。
[0034]描述通过MFET栅条20-1和SFET栅条30_i之间的隔离栅条40_i耦合的另一方式是注意到与图3-4和9的布置相联系，图9的隔离栅条40-1的锯齿或之字形中心或交叉耦合区90具有在之字中心或交叉耦合区90的一侧上接触MFET栅条20-1的连接91 (下文称为“转折”)(zigs)，和在图9的之字中心或交叉耦合区90的相反一侧上接触SFET栅条(30-1)的连接92(下文称为“弯折”)(zags)，且所有的转折(zigs) 91耦合至所有的弯折(zags)92 ;因此术语“交叉耦合”用于描述中心区域90的功能。类似地，通过MFET栅条20_i和SFET栅条30-1之间的隔离栅条40' -1的耦合与图8和10中的布置相联系，图10的隔离栅条4(V -1的错开的类似T型或之字中心或交叉耦合区94具有在错开的T型或之字中心区94的一侧上接触MFET栅条20-1的连接95 (下文称为“转折”)(zigs)，和在图10的错开的类似T型或之字中心区94的相反的一侧上接触SFET的栅条30-1的连接96 (下文称为“弯折”)(zags)，且所有的转折(zigs) 95耦合至所有的弯折(zags)96，由此提供交叉耦合。结合中心交叉耦合区90、94来使用术语“转折”(zig)、“弯折”(zag)、“之字”(zigzag)和“之字的”(zigzaged)，因为它们指代相同的连接点和电学耦合而不考虑中心交叉耦合区90、94的准确形状。
[0035]已经发现隔离栅条40_1、40' -1的这种三端结构实质性地减小了 MFET302的源区22和SFET304的源区32之间的寄生泄露。在现有技术中，通常无源的栅条直接通过MFET栅条20-1到SFET栅条30-1。对于这种结构，MFET302和SFET 304之间的泄露会上升。如果邻近这种现有技术的连接栅条的(如，P型)体区的一部分变为相反的(如，变为N型)，这将会提供MFET 302的栅条20-1的(如，N+型)源区22和SFET 304的栅条30_i的(如，N+型)源区32之间的实质性的欧姆传导路径。如果这样，在工作期间，SFET 304的CSR可能发生改变，例如，由于这种寄生效应的变化，使得MFET302和SFET304的源电压发生变化，和/或器件老化。SFET 304也可有更高的温度敏感度。这种特性是不希望发生的。
[0036]现在参考图3-4和8并且尤其参考图9-10，图3_4和9中的缓冲区或间隙51_1、51-2和图8和10中的缓冲区或间隙51' _1、51' _2中的隔离栅条40-140' _i的之字形结构极大地减小或大体上消除了这种寄生特性。对于除了第一个栅条20-1、30-1和最后一个栅条20-(n+l)、30-n(其中η是SFET中隔离栅条的总数)的所有的栅条20_1、30_i (i = I至n)，寄生泄露路径60-1、60' -1 (其中i古l、i古η)被在栅条20_i和30_i之间的构造为之字形连接的隔离栅条40-1、40' -1(i Φ l、i Φ n)的电介质衬里的沟槽的插入臂所阻挡。除了第一个和最后一个栅条(i = l、i =η)，图9-10中的隔离栅条40-1、40' _i的之字形中心部分90、94用作隔离壁，防止局部(如，P型)体区47、47'寄生倒置(parasiticinversion),在那里,这样的之字形隔离栅条插入源区22和32之间。按照图3_4和8_10的布置，在除了第一个和最后一个隔离栅条40-l、40-n和4(V -1AO1 _n的外部或外侧脚之外的所有都会发生上述情况。对于隔离栅条40-1、隔离栅条40' _i的这种几何布置分别更清楚地示出在图9和图10中。因为通常希望MFET 302的栅条20_i连接至SFET 304的栅条30-1，在图3-10中所描述的结构能都完成任务。S卩，对于栅条40-1、40' _i的上述的之字形布置将MFET 302的第一部分的栅条20-1 I耦合至SFET 304的栅条30_i，并因此耦合至MFET 302的第二部分的栅条20-12，而同时在栅条40-1、40' _i(i关1、i关η)中提供内在(inherent)的隔离壁以减小或大体上消除在MFET 302的栅条20_i的源区22和SFET 304的栅条30-1的源区32之间的大量寄生导通。这是非常希望的。
[0037]如图4、8和9-10所示，第一个栅条20-1、30-1和最后一个栅条20- (η+1)、30_η (其中n = SFET304中栅条的总数)是不对称的。第一个栅条20_1、30_1的下侧和最后一个栅条20-(η+1)、30-η的上侧，在栅条20-1、30-1的外侧源之间以及20-(η+1)、30_η的外侧源之间没有阻挡分支或臂。因此，保留了可能的泄露路径60-1、60' -1和60-η、60' -η。然而，潜在的不利的源-到-源泄漏(source-to-source leakage)效应以正比于SFET 304中使用的栅条的数量η而被减小。例如，如果在SFET304中有η个栅条直接耦合至MFET302中的η个栅条而没有本文描述的之字形布置，则可能存在2η条源-到-源泄漏路径。按照图3-4和8-10中所说明的布置，其中在SFET304中的η条栅条30-1至30_η耦合至MFET302中的η+1条栅条20-1至20-(η+1)，则只有两条潜在的源-到-源泄漏路径。除了第一个和最后一个的一侧的所有耦合的栅条40-1 (i = I和η)都被之字形结构的臂所阻挡，无论是图3_4和9中的有角度的还是图8和10中的直线的都是如此。因此，按照图2_10的布置而造成的泄露路径的减少大体上直接由比值2/2η = I/η给出。因此通常在SFET 304中的单个栅条30-1(i = I至η)具有很大的数值η，这种减小可以是非常显著的。例如，且不意欲限制，在图3和8-10示出的SFET 304中η = 4的栅条，与现有技术的直接布置相比，泄露减小到其值的25%。如果η = 10，减小量为90%且减小量正比于SFET 304中所使用的栅条的数量而继续增加。这种源自几何结构的改善可以是非常显著的。
[0038]发现即使上面讨论的受限的剩余泄露路径60-l、60_n和60' _1、6(V _n也可通过增加对图3-4和9中的区域80-l、80-n(共同的80)以及图8和10中的80' -1、80' _n(共同的80')的掺杂来极大地减小或大体上消除，其中区域80-l、80-n以及80' -1、80' -η围绕体区47中邻近外侧栅条40-l、40-n和4(V -1和4(V _n的泄露路径60-1.60-1^0 60' -1、6(V -η。增加外侧体区47可能的泄露路径60_1、60_η和60' -1、60' -η中的掺杂具有增加显见的阈值电压的效果，该阈值电压用于通过泄露路径60-1、60-η和60' -U60' _η的显著导通的出现。即使显见的阈值电压上很小的增加就能提供沿路径60-1、60-η和60' _1、60' _η的漏电流的显著减小。例如且不意欲限制，对于范围约为2Ε18到5Ε18每立方厘米(如，P型)的体区47的掺杂，通过大约20至50倍地局部地增加区域80、80'的(如，P型)掺杂，就能提高寄生阈值电压约15伏，导致沿可能的泄漏路径60-1、60-η和60' -1,60' -η的漏电流减小约100倍。这是希望的。
[0039]图11示出了根据本发明又一实施例的结合了 SFET 304"的图2的功率MOSFET300的部分53"的放大简化平面图。栅 条20-1和30-1具有与已经描述的结构大体上相同的结构。图11的结构53"与图3-4和8-10的结构53和53'的不同之处在于，隔离栅条40" _i是直通的且不提供与图3-4和8-10的之字形栅条40-1、40' _i相关的耦合和阻挡效果。在图11中，栅条20-1、30-1和40" _i全都是直通的路径。栅条20-1、30-1具有如图5-6所示的包括源区22、32的截面，而栅条40" _i具有如图7所示的大体上没有源区的截面。另一方面，各种被标记出的区域或部件的布置和特征大体上与已经描述的类似，且具有与图2-10相同的附图标记，并且这些信息作为参考并入本文。正如已经讨论过的，η条栅条具有直通布置，将有2η条可能的泄漏路径。通过提高如图11所示的位于间隙区51" -1中且还可选地在间隙区51" -2中的部分体区47的掺杂水平，可以降低源-至-源的泄漏。通常，在间隙51" -1内的区域57中提供增强(如，P型)的掺杂。在其它的实施例中，这样增强的掺杂也可延伸在间隙51" -2之上。任何一种布置都是有用的。例如且不意欲限制，对于(如，P型)体区47的掺杂范围约为2Ε18到5Ε18每立方厘米，可局部地增加位于间隙51" -1和可选地也包括间隙51" -2中的区域57的(如，P型)掺杂约\20到50倍，能提高寄生阈值电压约15伏，导致流过图11中存在的2η条可能泄漏路径的泄露电流减小约100倍。这是希望的。[0040]图12-1和12-2是根据本发明的又一进一步的实施例的、制备图2_10的结合了MFET 302和SFET 304,304/的功率MOSFET 300,300/的方法800的简化方框流程图。方法800始于开始801和初始化步骤802，其中提供具有上表面(312)和下表面(315)的衬底(301)(如，参见图5-7)，其中包含功率MOSFET (300、300')的体区(27、37、47)。在步骤803中，在衬底(301)的上表面(312)中形成延伸进入体区(27、37、47)的多个栅沟槽(230、330、430)，并且具有用于主场效应晶体管(MFET) (302)的第一组(230)，和用于SFET(304)的第二组(330)以及具有交叉耦合的子沟槽(90、94)的第三组(430)，其中第三组(430)耦合沟槽的第一组(230)和第二组(330)。在步骤804中，在栅沟槽(230、330、430)中提供电介质衬里(23,33,43) ο在步骤805中，用栅导体(21、31、41)填充多个栅沟槽(230,330,430)。在步骤806中，提供邻近第一组(230)的第一源(22)和邻近第二组(330)的第二源(32)，但大体上没有邻近第三组(430)的源。在步骤807中，在上表面(312)上方提供耦合至第一源(22)的第一源金属(306)和与第一源金属(306)分隔开且耦合至第二源(32)的第二源金属(308)。在步骤808中，提供邻近下表面(315)的漏区(313)。在步骤809中，提供耦合至栅导体(21、31、41)的栅接触(320)和耦合至漏区(313)的漏接触(314)。然后方法800进行到810结束。前述方法可以除了所列顺序的其它顺序执行，且前述步骤的顺序和参考标记的序列不意欲要求遵循这个特定的顺序。在进一步的实施例中，区域80-1和80-n(参见图9)和区域8(V -1和8(V _n(参见图9_10)可具有超过体区(27、37、47)的背景掺杂约20倍或更高的局部增强掺杂。
[0041]图13-1和13-2是根据本发明另一实施例的制备图11的结合了 MFET302和SFET304"的功率MOSFET 300"的方法900的简化方框流程图。方法900始于开始901和初始化步骤902，其中提供具有上表面(312)和下表面(315)的衬底(301)，在其中包含功率MOSFET(300 ;/ )的体区(27、37、47)。在步骤903中，在衬底(301)的上表面(312)中形成延伸进入体区(27、37、47)的多个栅沟槽(230、330、430)，并且具有用于主场效应晶体管(MFET) (302)的第一组(230)，用于SFET (304〃 )的第二组(330)和耦合沟槽的第一组(230)和第二组(330)的第三组(430)。在步骤904中，在栅沟槽(230、330、430)中提供电介质衬里(23,33,43) ο在步骤905中，用栅导体(21、31、41)填充多个栅沟槽(230,330,430)。在步骤906中，提供邻近第一组(230)的第一源(22)和邻近第二组(330)的第二源
(32)，但邻近第三组(430)大体上没有源。在步骤907中，邻近第三组(40〃 i)的电介质衬里(43)的体区(27、37、47)的部分(57)中的掺杂被局部增强，超过体区(27、37、47)的背景掺杂约20倍或更高。在步骤908中，在上表面(312)上方提供耦合至第一源(22)的第一源金属(306)和与第一源金属(306)分隔开且耦合至第二源(32)的第二源金属(308)。在步骤909中，提供邻近下表面(315)的漏区(313)。在步骤910中，提供耦合至栅导体(21、31、41)的栅垫(320)和耦合至漏区(313)的漏接触(314)。然后方法900进行到911结束。前述方法可以除了所列顺序的其它顺序执行，且前述步骤的顺序和参考标记的序列不意欲要求遵循这个特定的顺序。
[0042]根据第一实施例，提供功率金属-氧化物-半导体-场-效应-晶体管(MOSFET)(300、300,、300")，包括，具有上表面(312)和下表面(315)的衬底(301)，在衬底中形成的主场效应晶体管(MFET) (302)，其具有多个MFET源区(22)和延伸至上表面(312)的MFET栅条(20-1)，在上面的源金属(306)耦合至多个MFET源区(22)，和邻近下表面(315)的漏接触(314)和漏区(313)，形成在衬底(301)中的电流传感场效应晶体管(SFET) (304)，其具有多个SFET源区(32)和延伸至上表面(312)的SFET栅条(30_i)，在上面的源金属(308)耦合至多个SFET源区(32)，和邻近下表面(315)的漏接触(314)和漏区(313)，其Φ SFET(304)横向嵌入 MFET(302)内，但是通过缓冲区(5Κ5、51" ) % MFET(302)隔离，以及在其上大体上没有源区的隔离栅条(40-1)，位于缓冲区(51、51'、51")中且将MFET栅条(20-1)电性耦合至SFET栅条(30-1)，同时电性隔离MFET源区(22)和SFET源区(32)。根据进一步的实施例，隔离栅条(40-1、40' -1)将SFET栅条(30_i)耦合在一起，并将MFET栅条(20-1)也耦合在一起，并且进一步将耦合的MFET栅条(20_i)和耦合的SFET栅条(30-1)互相连接。根据进一步的实施例，隔离栅条(40-1、40' -1)具有之字形平面布图结构(90、94)，SFET栅条(30-1)耦合至转折(zigs) (92,96)以及MFET栅条(20-1)耦合至隔离栅条(40-1、40" -1)的弯折(zags)(91、95)。还是根据本明的进一步实施例，隔离栅条(40-1)的之字形平面布图结构(90、94)具有锯齿形平面板图结构(90)。还是根据本发明的进一步实施例，隔离栅条(40' -1)的之字形平面布图结构(90、94)具有错开的T型平面布图结构(94)。根据本发明另一实施例，通过隔离栅条(40-1、40' -1)将η个SFET栅条(30-1)和η+1个MFET栅条(20_i)互连。还是根据本发明的另一实施例，η个SFET栅条(30-1)耦合至η+1个MFET栅条(20_i)。仍根据本发明的另一实施例，隔离栅条(40-1l、40' -1l)的第一组将η+1个MFET栅条(20_il)的第一组耦合至η个SFET栅条(30-1)的一组的第一端，以及隔离栅条(40-12、40' -?2)的第二组将η+1个MFET栅条(20-?2)的第二组耦合至η个SFET栅条(30_i)的该组的第二端。仍根据本发明的另一实施例，η个隔离栅条(40-1l、40' -1l ;40-12、40' _i2)的第一组和第二组每个都包含2n+l个隔离栅条(40-1、40' -1)连接(92、91 ;96、95)。仍根据本发明的另一实施例，通过第一隔离栅条(40-1、40' -1)将第一 MFET栅条(20_1)耦合至η个SFET栅条(30_i)中的第一个(30-1)，且其中通过最后的隔离栅条(40-η、40' -η)将最后的(20-(n+1))MFET栅条(20-1)耦合至η个SFET栅条的最后一个(30_η)。根据一附加实施例，MOSFET进一步包含体区(47)，其中内嵌有第一隔离栅条(40-1、40' -1)，且进一步包含与邻近第一隔离栅条(40-1,40/ -1)的外侧的体区(37，47)相比具有更高掺杂浓度的区域(80、80')，其中具有更高掺杂浓度的区域在第一 MFET栅条(20-1)的外侧和第一 SFET栅条(30_1)的外侧之间。仍根据一附加实施例，MOSFET进一步包含体区(47)，其中内嵌最后的隔离栅条(40-η、40' _η)，且进一步包含与邻近最后的隔离栅条(40-η、40, _η)的外侧的体区(47)相比具有更高掺杂浓度的区域(80、80')，其中最后的隔离栅条(40-η、40, _η)的外侧在最后的MFET栅条(20-(η+1))的外侧和最后的SFET栅条(30_η)的外侧之间。根据又一附加实施例，与体区(47)相比具有更高掺杂浓度的区域(80、80')具有掺杂浓度超过邻近第一隔离栅条(40-1、40' -1)的外侧的体区(47)的浓度约20倍或更高，其中与体区(47)相比具有更高掺杂浓度的区域在第一 MFET栅条(20-1)的外侧和第一 SFET栅条(30_1)的外侧之间。根据再一附加实施例，与体区(47)相比具有更高掺杂浓度的区域(80、80')具有的掺杂浓度超过邻近最后的隔离栅条(40-η、40, -η)的外侧的体区(47)浓度约20倍或更高，其中与体区(47)相比具有更高掺杂浓度的区域在最后的MFET栅条(20-(η+1))的外侧和最后的SFET栅条(30-N)的外侧之间。
[0043]根据第二实施例，提供一种形成具有内嵌的电流传感器-场-效应-晶体管(SFET) (304)的功率金属-氧化物-半导体-场-效应-晶体管(MOSFET) (300、300')的方法，包括，提供具有上表面(312)和下表面(315)的衬底(301)，其中包含功率MOSFET(300、300')的体区(27、37、47)，在衬底(301)的上表面(312)中形成延伸进入体区(27、37、47)的多个栅沟槽(230、330、430)，并将具有对于主场效应晶体管(MFET) (302)的第一组(230)，对于SFET (304)的第二组(330)以及具有交叉耦合的子沟槽(90、94)的第三组(430)，其中第三组(430)耦合沟槽的第一组(230)和第二组(330)，在栅沟槽(230、330、430)中提供电介质衬里(23、33、43)，用栅导体(21、31、41)填充多个栅沟槽(230、330、430)。
[0044]提供邻近第一组(230)的第一源(22)和邻近第二组(330)的第二源(32)，而邻近栅沟槽(230、330、430)的第三组(430)大体上不提供源，在上表面(312)上方提供耦合至第一源(22)的第一源金属(306)和与第一源金属(306)分隔开且耦合至第二源(32)的第二源金属(308)，提供邻近下表面(315)的漏区(313)，并提供耦合至栅导体(21、31、41)的栅垫(320)和耦合至漏区(313)的漏接触(314)。根据进一步的实施例，形成具有交叉耦合的子沟槽(90、94)的第三组(430)包括，形成之字型子沟槽(90、94)，其中在沟槽的第二组(330)中的栅导体(31)耦合至转折(zigs) (92,96)且其中在沟槽的第一组(230)的栅导体(21)耦合至之字型子沟槽(90,94)的弯折(zags) (91、95)。
[0045]根据第三实施例，提供一种制造结合了主-场-效应-晶体管(MFET) (302)和电流-传感-场-效应-晶体管(SFET) (304 ")的功率金属-氧化物-半导体-场-效应-晶体管(MOSFET) (300 ")的方法(900)，包括，提供具有上表面(312)和下表面(315)的衬底(301)，其中包含功率MOSFET (300〃 )的体区(27、37、47)，在衬底(301)的上表面(312)中形成延伸进入体区(27、37、47)的多个栅沟槽(230、330、430)，并且具有对于MFET (302)的第一组(230)，对于SFET (304〃 )的第二组(330)和耦合沟槽的第一组(230)和第二组(330)的第三组(430)，在栅沟槽(230、330、430)中提供电介质衬里(23、33、43)，用栅导体(21、31、41)填充多个栅沟槽(230、330、430)，提供邻近第一组(230)的第一源(22)和邻近第二组(330)的第二源(32)，但邻近栅沟槽(230、330、430)的第三组(430)大体上没有源，局部增加邻近第三组(40〃 -1)的电介质衬里(43)的体区(27、37、47)的部分(57)中的掺杂，以超过体区(27、37、47)的背景掺杂，在上表面(312)上方提供耦合至第一源(22)的第一源金属(306)和与第一源金属(306)分隔开且耦合至第二源(32)的第二源金属(308)，提供邻近下表面(315)的漏区(313)，和提供耦合至栅导体(21、31、41)的栅垫(320)和耦合至漏区(313)的漏接触(314)。根据进一步的实施例，局部增加邻近第三组(40〃 -1)的电介质衬里(43)的体区(27、37、47)的部分(57)中的掺杂以超过体区(27、37、47)的背景掺杂的步骤包括增加至超过背景掺杂的约20倍或更多。
[0046]根据第四实施例，提供一种结合了主-场-效应-晶体管(MFET) (302)和电流-传感-场-效应-晶体管(SFET) (304 ")的功率金属-氧化化物-半导体-场-效应-晶体管(MOSFET) (300")，包括，具有上表面(312)和下表面(315)的衬底(301)，其中衬底包括:
[0047]功率MOSFET(300 ")的体区(27、37、47)，从上表面(312)延伸进入体区(27、37,47)的多个栅沟槽(230、330、430)，并且具有对于MFET(302)的第一组(230)，对于SFET (304;/ )的第二组(330)和耦合沟槽的第一组(230)和第二组(330)的第三组(430)，在栅沟槽(230,330,430)中的电介质衬里(23、33、43)，填充多个栅沟槽(230,330,430)的栅导体(21、31、41)，邻近第一组(230)的第一源(22)和邻近第二组(330)的第二源(32)，但邻近栅沟槽(230、330、430)的第三组(430)大体上没有源，其中邻近第三组(40〃 -1)的电介质衬里(43)的体区(27、37、47)的部分(57)中的掺杂超过【背景技术】的体区(27、37、47)的掺杂,和I禹合至第一源(22)的第一源金属(306)和与第一源金属(306)分隔开且率禹合至第二源(32)的第二源金属(308)。根据进一步的实施例，邻近第三组(40〃 -1)的电介质衬里(43)的体区(27、37、47)的部分(57)中的掺杂超过【背景技术】的体区(27、37、47)的掺杂的约20倍或更多。
[0048]虽然在前述本发明的详细描述中已经出现了至少一个示例性实施例和制备方法，应该意识到仍然存在大量的变换。也应该意识到一个示例性实施例或多个示例性实施例仅仅是作为举例，且目的不在于以任何方式来限制本发明的范围、应用或结构。相反地，前述的详细描述将为本领域技术人员提供一套方便地实施本发明示例性实施例的路线图，应该理解可在示例性实施例中描述的元件的功能和布置上做各种变化，而不脱离本发明如所附权利要求及其法律等效所阐明的范围。
【权利要求】
1.一种功率金属-氧化物-半导体-场-效应-晶体管MOSFET，包括: 具有上表面和下表面的衬底； 形成在衬底中的主场效应晶体管MFET，具有多个MFET源区和延伸至上表面的MFET栅条，耦合至该多个MFET源区的上面的源金属，和邻近下表面的漏接触以及漏区； 形成在衬底中的电流传感场效应晶体管SFET，具有多个SFET源区和延伸至上表面的SFET栅条，耦合至该多个SFET源区的上面的源金属，和邻近下表面的漏接触以及漏区，其中该SFET横向嵌在该MFET内，但是通过缓冲区与MFET隔离；和 隔离栅条，在其上基本上没有源区，所述隔离栅条位于缓冲区中且将MFET栅条电性耦合至SFET栅条，同时电性隔离MFET源区和SFET源区。
2.如权利要求1所述的功率MOSFET，其中隔离栅条将SFET栅条耦合在一起，且将MFET栅条也耦合在一起，并且进一步将耦合的MFET栅条和耦合的SFET栅条互相连接。
3.如权利要求2所述的功率MOSFET，其中隔离栅条具有之字形平面布图结构，SFET栅条耦合至转折以及MFET栅条耦合至隔离栅条的弯折。
4.如权利要求3所述的功率MOSFET，其中隔离栅条的之字形平面布图结构具有锯齿形平面布图结构。
5.如权利要求3所述的功率MOSFET，其中隔离栅条的之字形平面布图结构具有错开的T形平面布图结构。
6.如权利要求3所述的功率MOSFET，其中通过隔离栅条将η个SFET栅条和η+1个MFET栅条互连。`
7.如权利要求1所述的功率MOSFET，其中η个SFET栅条耦合至η+1个MFET栅条。
8.如权利要求1所述的功率MOSFET，其中隔离栅条的第一组将η+1个MFET栅条的第一组耦合至η个SFET栅条的一组的第一端，以及隔离栅条的第二组将η+1个MFET栅条的第二组耦合至η个SFET栅条的该组的第二端。
9.如权利要求1所述的功率MOSFET，其中η个隔离栅条的第一组和第二组的每一个都包含2η+1个隔离栅条连接。
10.如权利要求1所述的功率MOSFET，其中通过第一隔离栅条将第一MFET栅条耦合至η个SFET栅条中的第一个，且其中通过最后一个隔离栅条将最后一个MFET栅条耦合至η个SFET栅条中的最后一个。
11.如权利要求10所述的功率MOSFET，其中所述MOSFET进一步包含体区，在该体区中内嵌有第一隔离栅条，且进一步包含与邻近第一隔离栅条的外侧的体区相比具有更高掺杂浓度的区域，其中所述与邻近第一隔离栅条的外侧的体区相比具有更高掺杂浓度的区域在第一 MFET栅条的外侧和第一 SFET栅条的外侧之间。
12.如权利要求11所述的功率M0SFET，其中与体区相比具有更高掺杂浓度的区域具有超过邻近第一隔离栅条外侧的体区的掺杂浓度约20倍或更高的掺杂浓度，其中与体区相比具有更高掺杂浓度的区域在第一 MFET栅条的外侧和第一 SFET栅条的外侧之间。
13.如权利要求10所述的功率M0SFET，其中所述MOSFET进一步包含在其中内嵌有最后的隔离栅条的体区，且进一步包含与邻近最后的隔离栅条的外侧的体区相比具有更高掺杂浓度的区域，其中所述与邻近最后的隔离栅条的外侧的体区相比具有更高掺杂浓度的区域在最后的MFET栅条的外侧和最后的SFET栅条的外侧之间。
14.如权利要求13所述的功率MOSFET，其中与体区相比具有更高掺杂浓度的区域具有超过邻近最后的隔离栅条的外侧的体区的掺杂浓度约20倍或更高的掺杂浓度，其中与体区相比具有更高掺杂浓度的区域在最后的MFET栅条的外侧和最后的SFET栅条的外侧之间。
15.一种功率金属-氧化物-半导体-场-效应-晶体管MOSFET，其结合了主-场-效应-晶体管MFET和电流传感-场-效应-晶体管SFET，包括: 具有上表面和下表面的衬底，其中衬底包括功率MOSFET的体区； 从上表面延伸进入体区的多个栅沟槽，并且具有用于MFET的第一组，用于SFET的第二组和耦合沟槽的第一组和第二组的第三组； 在栅沟槽中的电介质衬里； 填充多个栅沟槽的栅导体； 邻近第一组的第一源和邻近第二组的第二源，但邻近栅沟槽的第三组基本上没有源； 其中邻近第三组的电介质衬里的部分体区中的掺杂超过体区的背景掺杂；和 耦合至第一源的第一源金属和与第一源金属分隔开且耦合至第二源的第二源金属。
16.如权利要求15所述的功率M0SFET，其中邻近第三组的电介质衬里的体区部分中的掺杂超过体区的背景掺杂的约20倍或更多。
17.一种形成具有内嵌的电流传感器-场-效应-晶体管SFET的功率金属-氧化物-半导体-场-效应-晶体管MOSFET的方法，包括: 提供具有上表面和下表 面的衬底，其中包含功率MOSFET的体区； 在衬底的上表面中形成延伸进入体区的多个栅沟槽，并且具有用于主场效应晶体管MFET的第一组，用于SFET的第二组和具有交叉耦合的子沟槽的第三组，其中第三组耦合沟槽的第一组和第二组； 在栅沟槽中提供栅电介质衬里； 用栅导体填充多个栅沟槽； 提供邻近第一组的第一源和邻近第二组的第二源，而邻近栅沟槽的第三组基本上没有源； 在上表面上方提供耦合至第一源的第一源金属和与第一源金属分隔开且耦合至第二源的第二源金属； 提供邻近下表面的漏区；和 提供耦合至栅导体的栅垫和耦合至漏区的漏接触。
18.如权利要求17所述的方法，其中形成具有交叉耦合的子沟槽的第三组包括: 形成之字型子沟槽，其中在沟槽的第二组中的栅导体耦合至转折且沟槽的第一组中的栅导体耦合至之字型子沟槽的弯折。
19.如权利要求17所述的方法，进一步包括: 局部地增加邻近第三组的电介质衬里的体区部分的掺杂，以超过体区的背景掺杂。
20.如权利要求19所述的方法，其中在局部地增加邻近第三组的电介质衬里的体区部分中的掺杂以超过体区的背景掺杂的步骤包括增加以超过背景掺杂的约20倍或更多。
【文档编号】H01L21/77GK103489862SQ201210305062
【公开日】2014年1月1日 申请日期:2012年6月12日 优先权日:2012年6月12日
【发明者】王培林, 陈菁菁, E·D·德弗雷萨特, 具本星, 李文漪, 覃甘明 申请人:飞思卡尔半导体公司
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