专利名称：浮栅闪存器件及其制备方法
技术领域：
本发明涉及半导体器件领域，具体来说，涉及非易失存储器技术领域，更具体而言，涉及一种浮栅闪 存器件及其制备方法。
背景技术：
非易失性存储器是在断电情况下依然能够保持所存储的数据的存储器，而快闪存储器(简称闪存)因为有着和传统CMOS工艺兼容性好，以及可以多次擦写数据等优点，一直是非易失存储器市场的主流技术，被广泛应用于各种产品中。手机，笔记本电脑，数码相机和固态硬盘等存储及通讯设备中的存储部件一般都是闪存。现在市场上应用最广的闪存是基于掺杂(如硼，磷)的多晶硅栅做浮置栅极与控制栅极的浮栅闪存，其结构如图I所示，衬底11上设置有源漏电极区12，在衬底11上形成有隧穿氧化层13，隧穿氧化层13上形成有浮栅14，浮栅14上形成有阻挡绝缘层15，阻挡绝缘层15上形成有控制栅16。当闪存编程时，适当的电压加在源漏电极区12，控制栅16和衬底11上，电子将会由沟道(图I中未标明)及源漏电极区12穿过浮栅14下方的隧穿氧化层13进入并均匀分布于浮栅14之中。但是随着闪存单元尺寸急剧的减小，浮栅闪存在等比例缩小的过程中遇到巨大的挑战，其中重要的一点就是在浮栅14的厚度减薄之后，电子注入浮栅14后能量不能在浮栅14中完全耗散，而穿过浮栅14甚至阻挡绝缘层15，造成编程效率的下降，同时也降低了器件的可靠性。
发明内容
本发明实施例提供了一种浮栅闪存器件及其制备方法，能够改善闪存器件的编程效率，提高器件的可靠性。一方面，本发明实施例提供了一种浮栅闪存器件，包括衬底和在所述衬底上层叠设置的隧穿氧化层、浮栅、阻挡绝缘层、控制栅，所述衬底上设置有源漏电极区，所述隧穿氧化层位于所述衬底之上；所述浮栅位于所述隧穿氧化层之上；所述阻挡绝缘层位于所述浮栅之上；所述控制栅位于所述阻挡绝缘层之上，其中，所述浮栅内设置有至少一层阻挡层。另一方面，本发明实施例还提供了一种浮栅闪存器件的制备方法，包括在衬底之上开出浮栅区域窗口 ；在所述浮栅区域窗口上方形成隧穿氧化层；在所述隧穿氧化层之上形成浮栅，其中，所述浮栅内形成有至少一层阻挡层；在所述浮栅之上形成阻挡绝缘层；在所述阻挡绝缘层之上形成控制栅。与现有技术相比，本发明实施例所提供的浮栅闪存器件，通过在浮栅内部形成阻挡层，在闪存编程时，可以对注入浮栅的电子形成阻挡，有效减少了由于浮栅减薄导致电子穿通整个浮栅的情况的发生，从而改善了闪存器件的编程效率，提高了闪存器件的存储可靠性。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图I为现有技术浮栅闪存器件的结构示意图；图2为本发明一个实施例的浮栅闪存器件结构示意图；图3为本发明实施例一种浮栅闪存器件的制备方法流程图；图4为图3所示实施例中在浮栅内形成一层阻挡层的方法流程图；图5 14为图3所示实施例中制备浮栅闪存器件的示意图。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示装置结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。参见图2，为本发明一个实施例的浮栅闪存器件结构示意图。该浮栅闪存器件可以包括衬底21和在衬底21上层叠设置的隧穿氧化层23、浮栅29、阻挡绝缘层27、控制栅28。其中，衬底21可以是多晶硅衬底也可以是其它半导体衬底，衬底21上设置有源漏电极区22，层叠设置的隧穿氧化层23、浮栅29、阻挡绝缘层27、控制栅28具体可以是隧穿氧化层23位于所述衬底21之上；浮栅29位于隧穿氧化层23之上；阻挡绝缘层27位于浮栅29之上；控制栅28位于阻挡绝缘层27之上。如图2所示，本实施例中该浮栅29内设置有一层阻挡层25。浮栅29包括第一浮栅24和第二浮栅26，阻挡层25位于第一浮栅24之上，第二浮栅26位于阻挡层25之上。阻挡层25在浮栅29中的位置可根据注入浮栅29的电子的数量和速度进行不同的设置，可以位于浮栅29中间位置(即第一浮栅24与第二浮栅26厚度相同)，或者阻挡层25位置偏上(即第一浮栅24比第二浮栅26厚度大)，或者阻挡层25位置偏下(即第一浮栅24比第二浮栅26厚度小)。阻挡层25的厚度可以根据形成阻挡层的材料和闪存器件的尺寸而定，例如，该阻挡层25的厚度范围可以为Inm到5nm，在本发明的一个优选实施例中，阻挡层25的厚度为4nm。此外，为了适用于小尺寸的存储结构，提高集成度，在任意实施例中，形成阻挡层的材料可以为任意已知的或者即将出现的介电常数较高且适合用作阻挡层的材料，例如SiO2、Al2O3或者TiN ;在本发明的一个优选实施例中，阻挡层25的材料为SiO2。需要指出的是，在图2所示的实施例中，浮栅29内设置有一层阻挡层25，但此种情况仅为示例，浮栅内部可根据实际情况的需要设置更多层阻挡层，例如两层，则浮栅可以包括第一浮栅、第二浮栅、第三浮栅，以及第一阻挡层和第二阻挡层，第一阻挡层位于第一浮栅之上，第二浮栅位于第一阻挡层之上，第二阻挡层位于第二浮栅之上，第三浮栅位于第二阻挡层之上。形成阻挡层的材料可以与图2所示实例中阻挡层的材料相同，例如Si02、Al2O3或者TiN材料，其中，第一阻挡层和第二阻挡层的材料可以相同也可以不同；两层阻挡层的厚度之和可以为Inm到5nm，两层阻挡层可根据所处的位置不同而设置不同的厚度。由以上所述技术方案可知，本发明实施例提供的浮栅闪存器件，通过在浮栅内部设置阻挡层，对注入浮栅的电子起到阻挡作用，根据量子力学的原理，只有很少的隧穿电子可以穿过阻挡层而进入第二浮栅，而进入第二浮栅的电子能量减小，可能穿过阻挡绝缘层进入控制栅的电子数量更大大减小，因此，阻挡层可以大大减小可能从 第二浮栅中穿出的电子的数量，有效降低了电子穿通整个浮栅的情况的发生，从而改善了闪存器件的编程效率，提高了闪存器件的存储可靠性。如图3，为本发明实施例一种浮栅闪存器件的制备方法流程图。该方法可以包括以下步骤步骤301，在衬底之上开出浮栅区域窗口。本步骤首先在衬底上形成源漏电极区，并开出浮栅区域窗口。具体的可以是，如图5所示，在衬底31之上依次生长牺牲氧化硅层39和氮化硅层310，然后，如图6所示，在生长有牺牲氧化硅层39和氮化硅层310的衬底上刻蚀(如使用光刻的方法)形成有源区；如图7所示，在有源区进行掺杂，形成源漏电极32，如图8所示，在去除牺牲氧化硅层39和氮化硅层310后即开出浮栅区域窗口。步骤302，在浮栅区域窗口上方形成隧穿氧化层33。如图9所示，在浮栅区域窗口上方，通过生长或者淀积来形成隧穿氧化层33。该隧穿氧化层33可以是氧化硅、氧化铝或者氧化铪等金属氧化物，其具体形成过程与现有技术类似，此处不再赘述。步骤303，在隧穿氧化层33之上形成浮栅，其中，浮栅内形成有至少一层阻挡层。在本实施例中，若浮栅中形成的阻挡层只有一层，则如图4所示，该形成过程可以包括如下步骤步骤401，在隧穿氧化层33上形成第一浮栅34。 在本发明实施例中，如图10所示，在隧穿氧化层33之上通过化学气相沉积法来形成第一浮栅34，形成第一浮栅34的材料为现有技术中常用的浮栅材料，如掺杂的多晶硅材料。步骤402，在第一浮栅34之上形成阻挡层35。如图11所示，通过热氧化或者化学气相沉积法在第一浮栅34之上形成阻挡层35。其中，在任一实施例中，阻挡层35的厚度可以根据形成阻挡层的材料和闪存器件的尺寸而定，例如，该阻挡层35的厚度范围可以为Inm到5nm，在本发明的一个优选实施例中，阻挡层35的厚度为4nm。此外，为了适用于小尺寸的存储结构，提高集成度，在任意实施例中，形成所述阻挡层的材料可以为任意已知的或者即将出现的介电常数较高的，适合用作阻挡层的材料之一，例如Si02、Al203或者TiN材料；在本发明的一个优选实施例中，形成所述阻挡层的材料为 Si02。
步骤403，在阻挡层35之上形成第二浮栅36。如图12所示，通过化学气相沉积法在阻挡层35之上形成第二浮栅36，形成第二浮栅36的材料为现有技术中常用的浮栅材料，如掺杂的多晶硅材料。在本发明实施例中，至此，包含一层阻挡层35的浮栅已形成，阻挡层35在浮栅中的位置可根据注入浮栅的电子的数量和速度进行不同的设置，可以位于浮栅中间位置(即第一浮栅34与第二浮栅36厚度相同)，或者阻挡层35位置偏上(即第一浮栅34比第二浮栅36厚度大)，或者阻挡层35位置偏下(即第一浮栅34比第二浮栅36厚度小)。此外，需要指出的是，本发明图4实施例示出的方法流程图所形成浮栅内设置有一层阻挡层，但此种情况仅为示例，实际制备过程中，可根据实际情况的需要形成更多层阻挡层，其形成方法与上述形成方法类似，在已形成的第二浮栅之上继续淀积或通过热氧化形成阻挡层，重复上述步骤，此处不再赘述。
步骤304，在浮栅之上形成阻挡绝缘层37。如图13实施例所示，在浮栅之上淀积形成阻挡绝缘层37。由于本实施例中，该浮栅包括第一浮栅34、阻挡层35及第二浮栅36，所以在浮栅之上淀积形成阻挡绝缘层37也即在该浮栅的第二浮栅36之上淀积形成阻挡绝缘层37。形成该阻挡绝缘层37的材料可以是SiO或者GeO。步骤305，在阻挡绝缘层37之上形成控制栅38。如图14所示，在阻挡绝缘层37之上通过淀积等方式形成控制栅38。本发明实施例的方法通过在浮栅内部形成阻挡层，对注入浮栅的电子起到阻挡作用，使得很少的隧穿电子可以穿过阻挡层而进入第二浮栅，而进入第二浮栅的电子能量减小，可能穿过阻挡绝缘层进入控制栅的电子数量更大大减小，因此，该方法制备的浮栅闪存器件有效降低了电子穿通整个浮栅的情况的发生，从而改善了闪存器件的编程效率，提高了闪存器件的存储可靠性。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种浮栅闪存器件，其特征在于，包括衬底和在所述衬底上层叠设置的隧穿氧化层、浮栅、阻挡绝缘层、控制栅，所述衬底上设置有源漏电极区，所述隧穿氧化层位于所述衬底之上；所述浮栅位于所述隧穿氧化层之上；所述阻挡绝缘层位于所述浮栅之上；所述控制栅位于所述阻挡绝缘层之上，其中，所述浮栅内设置有至少一层阻挡层。
2.如权利要求I所述的浮栅闪存器件，其特征在于，所述浮栅包括第一浮栅和第二浮栅，所述阻挡层位于所述第一浮栅之上，所述第二浮栅位于所述阻挡层之上。
3.如权利要求I所述的浮栅闪存器件，其特征在于，所述阻挡层的厚度范围为Inm到5nm。
4.如权利要求I所述的浮栅闪存器件，其特征在于，形成所述阻挡层的材料为下列之 SiO2, A1203> TiN0
5.一种浮栅闪存器件的制备方法，其特征在于，包括 在衬底之上开出浮栅区域窗口； 在所述浮栅区域窗口上方形成隧穿氧化层； 在所述隧穿氧化层之上形成浮栅，其中，在所述浮栅内形成有至少一层阻挡层； 在所述浮栅之上形成阻挡绝缘层； 在所述阻挡绝缘层之上形成控制栅。
6.如权利要求5所述的方法，其特征在于，所述在所述隧穿氧化层之上形成浮栅，包括 在所述隧穿氧化层上形成第一浮栅； 在所述第一浮栅之上形成阻挡层； 在所述阻挡层之上形成第二浮栅； 所述在所述浮栅之上形成阻挡绝缘层，包括 在所述第二浮栅之上形成所述阻挡绝缘层。
7.如权利要求5所述的方法，其特征在于，形成所述阻挡层的方法包括热氧化或淀积的方法。
8.如权利要求5所述的方法，其特征在于，所述阻挡层的厚度范围为Inm到5nm。
9.如权利要求5所述的方法，其特征在于，形成所述阻挡层的材料为下列之一Si02、Al203、TiN。
全文摘要
本发明实施例公开了一种浮栅闪存器件及其制备方法。该浮栅闪存器件包括衬底和在所述衬底上层叠设置的隧穿氧化层、浮栅、阻挡绝缘层、控制栅，所述衬底上设置有源漏电极区，所述隧穿氧化层位于所述衬底之上；所述浮栅位于所述隧穿氧化层之上；所述阻挡绝缘层位于所述浮栅之上；所述控制栅位于所述阻挡绝缘层之上，其中，所述浮栅内设置有至少一层阻挡层。本发明实施例提供的浮栅闪存器件及其制备方法，通过在浮栅上设置阻挡层，对电子形成阻挡，减少了电子穿通浮栅的情况的发生，从而改善了闪存器件的编程效率，提高了闪存器件的存储可靠性。
文档编号H01L27/115GK102891149SQ20121036137
公开日2013年1月23日 申请日期2012年9月25日 优先权日2012年9月25日
发明者蔡一茂, 武慧薇, 梅松, 黄如 申请人:北京大学