沟渠式mos整流器及其制造方法
【专利摘要】本发明揭示一种沟渠式MOS整流元件结构，包含：一平面MOS整流结构形成于主动区的平台上，平台相邻的一边则有主动区沟渠。主动区沟渠形成于重掺杂的n+半导体基板上的n-磊晶层内。主动区沟渠内具有沟渠栅极氧化层形成于沟渠底部及侧壁及p型掺杂的多晶硅层形成于其上。一顶部金属层则形成于主动区上，连接平面MOS结构的栅极、源极及主动区沟渠的多晶硅层。本发明也揭示其制造方法。本发明揭示的沟渠式MOS元件结构及其制造方法，利用沟渠式结构，而使得顺向偏压VF更低，反向漏电更小。
【专利说明】沟渠式MOS整流器及其制造方法
【技术领域】
[0001]本发明是有关于半导体元件，特别是指一种新的沟槽型MOS整流二极管结构及其制造方法。
【背景技术】
[0002]萧特基二极管是一种重要的功率元件，广范应用于电源供应器的开关、马达控制、电信开关、工厂自动化、电子自动化等等及许多高速电力开关应用。萧特基二极管的所以具有吸引力之处在于具有不错的性能，例如在逆偏压下，具有还算合理漏电流(萧特基二极管漏电流比一般的PN型二极管高)、低顺向偏压以及逆向回复时间tRR短、逆向偏压时则至少可以阻挡达250伏特的高压。不过，萧特基二极管漏电流比一般的PN型二极管高，且漏电流也非稳定值而是随逆向偏压的增加而增加这是因为镜像电荷位能障碍降低(imagecharge potential barrier lowering)。另外一主要缺点是，金属-半导体接触在温度升高下，它的可靠度也会降低，而使得萧特基二极管其承受顺向及逆向突波的能力下降。
[0003]新一代的MOS整流二极管可以克服这些问题。如图1所示，一顶层金属层20连接金氧半栅极(金属或多晶硅层15及栅极氧化层10)及源极5，重η+掺杂源极5是形成于P型井内。而在金氧半栅极下方在顺向偏压时，电流并不是由左至右(因左否两边源极等电位)，而是向下由通道30向下流向η+基板。逆偏压时，通道被P型井所形成的空乏区夹止。MOS保证顺向偏压性能类似萧特基二极管的性能，而逆向偏压的表现则是大幅改善，因为，它没有前述镜像电荷位能障碍降低，而使得漏电流成为常数不随逆向偏压值增加而增加。
【发明内容】
[0004]本发明揭露一种沟渠式MOS整流元件的制造方法，包含以下步骤:首先，提供一η+半导体基板上有一 η-磊晶层形成于其上，接着，形成一绝缘层于所述η-磊晶层上再以光阻图案定义绝缘层为主动区及主动区沟渠。
[0005]随后，以热氧化工艺形成一第一氧化层于所有沟渠底、侧壁及平台上，以作为沟渠栅极氧化层；再沉积一导电性杂质掺杂的多晶硅层以填补所述多个沟渠；紧接着，施以非等向蚀刻的回蚀刻工艺，以所述多个平台上的所述第一氧化层为蚀刻终止层。
[0006]之后，再形成一 CVD氧化层于所有裸露的表面，再以光阻图案定义主动区，施以非等向蚀刻将清除主动区氧化层。紧接着，再以热氧化工艺形成一平面栅极氧化层于主动区的表面上；随之，沉积一第二导电性杂质掺杂的多晶娃层于所有裸露的表面上；再形成一光阻图案于主动区上，光阻图案定义源极区及MOS平面栅极，所述源极及所述MOS平面栅极区预地区位于所述多个主动区沟渠之间的所述η-磊晶层的平台内。
[0007]再施以蚀刻技术移除未被所述光阻图案掩膜的第二导电性杂质掺杂的多晶硅层以形成MOS平面栅极及裸露源极预定区。然后，施以离子布植布植P型导电性杂质于所述多个源极区预定区及未被掩膜的沟渠多晶硅层上，以所述光阻图案为掩膜。移除光阻图案掩膜在施以RTA退火工艺以活化所述多个掺杂离子。之后，再移除未被平面栅极掩膜的所述栅极氧化层以裸露源极区及沟渠多晶硅层。再施以自对准金属硅化层技术，以形成金属硅化层于裸露的所有多晶硅层及平台上。形成顶部金属层于所有裸露的表面上；再以光阻图案及蚀刻技术定义金属垫，以作为所述沟渠式MOS的阳极。最后，施以半导体基板背面研磨至一预定厚度后，形成一金属层于所述η+半导体基板背面，以作为η+半导体基板阴极。
[0008]本发明也揭示上述的沟渠式MOS整流元件结构，包含:多个主动区沟渠形成于重掺杂的η+半导体基板上的η-磊晶层内，多个沟渠内具有沟渠栅极氧化层形成于所述多个沟渠底部及侧壁，再填满P型掺杂的多晶硅层；平面栅极包括栅极氧化层及导电层依序形成于所述多个主动区沟渠与沟渠之间的平台上；源极区形成于所述多个平台下方的η-磊晶层内且相邻于所述平面栅极；一顶层金属层覆盖所述主动区作为阳极；及一金属层作为阴极形成于所述重掺杂的η+半导体基板上。
[0009]上述的沟渠式MOS结构更包含自对准金属硅化物层形成于所述顶部金属层之下的所述多个多晶硅层及所述多个源极区之间。
[0010]本发明揭示的沟渠式MOS元件结构及其制造方法，利用沟渠式结构，而使得顺向偏压Vf更低，反向漏电更小。
【专利附图】
【附图说明】
[0011]图1显示已知平面MOS整流器横截面示意图。
[0012]图2Α显示依据本发明方法制造的沟渠式MOS结构(不含顶层金属垫)的俯视示意图。
[0013]图2Β为沿图2Α的Α-Α’线的横截面示意图，显示沟渠式MOS的顶部金属层连接平面栅极、沟渠栅极、及沟渠内的P型掺杂复晶硅导体层。
[0014]图2C为沿图2Α的Β-Β’线的横截面示意图，显示沟渠式MOS元件的顶部金属层连接P+重掺杂源极区、沟渠栅极及沟渠内的P型掺杂复晶硅导体层横截面示意图。
[0015]图2D为图2Α的C-C’线的所示的横截面示意图，显示SBR的顶部金属层连接平面栅极及P+重掺杂源极区148。
[0016]图3Α显示形成一第一氧化层图案为硬式掩膜的横截面示意图。
[0017]图3Β显示以第一氧化层图案为硬式掩膜，施以干式蚀刻O以形成主动区沟渠的横截面示意图。
[0018]图3C显示以高温氧化工艺全面形成一牺牲氧化层的横截面示意图。
[0019]图3D显示稀释的氢氟酸将牺牲氧化层125移除的横截面示意图。
[0020]图3Ε显示以高温氧化工艺形成氧化层厚度依元件耐压能力增加而增厚的横截面示意图。
[0021]图3F显示沉积一 P型杂质掺杂的多晶硅层再施以非等向性蚀刻技术，以栅极氧化层为蚀刻终止层的多晶硅回蚀技术。
[0022]图3G显示以CVD技术沉积一氧化层的横截面示意图。
[0023]图3Η显示以非等向性蚀刻，将平台上的栅极氧化层及CVD氧化层一并移除的示意图。
[0024]图31显示以高温氧化工艺长一第二栅极氧化层沟渠式MOS元件的平面栅极的氧化层。[0025]图3J显示沉积一第二多晶硅层于第二栅极氧化层150上的横截面示意图。
[0026]图3K显示形成光阻图案于主动区内的第二多晶硅层上，以定义沟渠式MOS栅极及源极预定位置。
[0027]图3L显示对第二多晶硅层160施以非等向性蚀刻技术，以光阻图案为掩膜以移除未被掩膜的第二多晶硅层。
[0028]图3MA及3MB分别为沿A_A’及B_B’所示的横截面图，以光阻图案为掩膜，施以离子布植技术植入P型杂质以形成源极区。
[0029]图3NA及3NB分别为沿A-A’及B-B’所示的横截面图，显示去除光阻图案，再施以RTA退火，以形成源极区。
[0030]图30A及30B分别为沿A-A’及B-B’所示的横截面图，显示以稀释的氢氟酸将源极区上方的氧化层去除，以裸露出源极区。
[0031]图3PA及3PB分别为沿A-A’及B-B’所示的横截面图，显示以溅镀技术依序沉积Ti/TiN，然后再施以RTA及蚀刻的自对准金属硅化物工艺。
[0032]图3QA及3QB分别为沿A_A’及B_B’所示的横截面图，显示沉积一顶部金属层，再以光阻图案定义阳极垫。
[0033]图3RA及3RB分别为沿A_A’及B_B’所示的横截面图，显示在去除光阻图案后，进行半导体基板背面再沉积一金属层于基板背表面以形成阴极。
[0034]图3SA及3SB分别为本发明的第二实施例，沿A_A’及B_B’所示的横截面图，沟渠深达重掺杂的η+半导体基板。
[0035]附图标号:
[0036]100重掺杂的η+半导体基板105 η-磊晶层
[0037]110第一氧化层115主动区
[0038]120Α主动区内的沟渠
[0039]130’栅极氧化层(第二实施例)125牺牲氧化层
[0040]130栅极氧化层135 CVD氧化层
[0041]140 P型掺杂的
[0042]148源极区150第二栅极氧化层
[0043]160第二多晶硅层165光阻图案
[0044]175阻障金属层180顶部金属层
[0045]190背部金属层
【具体实施方式】
[0046]本发明揭示一沟渠式MOS元件结构，包含:一平面MOS结构形成于主动区的平台上，平台相邻的一边则有主动区沟渠。主动区沟渠形成于重掺杂的η+半导体基板上的η-磊晶层内。主动区沟渠内具有沟渠栅极氧化层形成于沟渠底部及侧壁及P型掺杂的多晶硅层形成于其上。一顶部金属层则形成于主动区上，连接平面MOS结构的栅极、源极及主动区沟渠的多晶硅层上 。
[0047]本发明沟渠式MOS元件结构(不含顶部金属层)多平台及多主动区沟渠的结构，请参考图2Α所示的俯视图。图2Β示沿图2Α的Α-Α’线的沟渠式MOS元件横截面示意图。图2B所示的横截面示意图示沟渠式MOS的顶部金属层180连接平面栅极(planar gate) 160及沟渠栅极130及沟渠内的P型掺杂复晶硅导体层140。沟渠栅极130及沟渠内的P型掺杂复晶硅导体层140形成于η-磊晶层105内。平面栅极160下方则有一薄栅极氧化层150。
[0048]图2C示沿图2Α的Β-Β’线的沟渠式MOS元件横截面示意图。图2C所示的横截面示意图示沟渠式MOS的顶部金属层180连接ρ+重掺杂源极区148及沟渠栅极130及沟渠内的P型掺杂复晶硅导体层140建立于η-磊晶层105内。
[0049]图2D为图2Α的C_C’线的横截面示意图，显示沟渠式MOS的顶部金属层180连接平面栅极(planar gate) 160及ρ+重掺杂源极区148。
[0050]以下将详述制造方法。以下的说明中，跟随于η或ρ后的号代表轻掺杂，而“ + ”表示重掺杂。
[0051]请参考图3Α所示的横截面示意图，首先提供一 η型杂质重掺杂的η+半导体基板100具有一 η型杂质掺杂的η-嘉晶层105、一第一氧化层110形成于其上。该第一氧化层110是通过热氧化工艺或化学气相沉积(CVD)形成，厚度约100-2000nm。
[0052]接着，定义一光阻图案(未图示)以作为第一氧化层110的蚀刻掩膜。随后，以该光阻图案为掩膜，以η-磊晶层105为蚀刻终止层，施以蚀刻步骤以去除未被光阻图案所掩膜的第一氧化层110。紧接着，去除光阻图案。
[0053]随后，请参考图3Β，以第一氧化层110图案为硬式掩膜，施以干式蚀刻，蚀刻η-磊晶层105，蚀刻深度约从0.5um至重掺杂的η+半导体基板100以形成主动区沟渠120Α。随后，移除第一氧化层110。主动区沟渠120Α的深度约为宽度的0.5倍?50倍。另因后续工艺将再形成沟渠栅极氧化层(请参考下面图3Ε的描绘)相当厚且随元件耐高压能力增加而增加，将明显影响主动区内的沟渠120Α宽度。
[0054]请参考图3C，施以高温氧化工艺，在所有沟渠120Α的底部、侧壁及平台形成一厚度约为l(Tl50nm的牺牲氧化层125。形成牺牲氧化层125的目的是为修补蚀刻所造成的损伤同时将增加该主动区沟渠的宽度。
[0055]请参考图3D，再接着，以稀释的氢氟酸进行湿式蚀刻，将牺牲氧化层125移除。
[0056]随后，再以高温氧化工艺，用以在所有沟渠120的底部、侧壁及平台形成一厚度约为8(T800nm的沟渠氧化层130。沟渠氧化层130是沟渠MOS的沟渠栅极氧化层130，结果如图3E所示。栅极氧化层130的厚度依所要的耐高压能力而变化。
[0057]接着，请参考图3F。先以CVD沉积一 ρ型杂质掺杂的多晶硅层140以填补沟渠120Α并至少满出主动区内的沟渠120Α。再施以非等向性蚀刻技术，并以栅极氧化层130为蚀刻终止层的多晶硅回蚀技术，蚀刻P型掺杂的多晶硅140。随后，再以CVD技术沉积氧化层135。结果，如图3G所示。
[0058]随后，请参考图3Η，再以光阻图案定义主动区，施以非等向蚀刻清除主动区氧化层,再去除光阻。
[0059]接着，如图31所示，再以高温氧化工艺长一层薄薄的第二栅极氧化层150于上述裸露的裸露η-嘉晶层105及ρ型掺杂的多晶娃层140上。第二栅极氧化层150是MOS兀件的平面栅极的氧化层，厚度约为2至20nm。
[0060]请参考图3J，再沉积一第二多晶硅层160于第二栅极氧化层150上，厚度约为5(T500nm。第二栅极氧化层150及第二多晶硅层160是为了作为MOS的平面栅极。[0061]请同时参考图3K形成光阻图案165于主动区内的第二多晶硅层160上，以定义MOS栅极及源极预定位置。其余则全部裸露。接着，请参考图3L对第二多晶硅层160施以非等向性蚀刻技术，以光阻图案165为掩膜以移除未被掩膜的第二多晶硅层160。
[0062]接着，请再参考图3MA及3MB的示意图。请注意在此及以下的第二英文字母A、B分别为沿A-A’及B-B’所示的横截面图。以光阻图案为掩膜，施以离子布植技术植入P型杂质，例如植入BF2+或B+离子于MOS元件的源极预定位置于ρ型掺杂的多晶硅140区，以形成源极区148及未被掩膜的沟渠多晶硅层140内。紧接着，去除光阻图案165，再施以RTA退火，例如以90(Tll0(rC约30-90秒，以活化导电性杂质离子。导电性ρ型杂质活化后的源极区148如图3ΝΑ及3ΝΒ的横截面图。
[0063]请参考图30Α及30Β两不同位置的横截面图，再以稀释的氢氟酸将源极区上方的氧化层去除，以裸露出源极区148。
[0064]请参考图3ΡΑ及3ΡΒ两不同位置的横截面图，再以溅镀技术沉积接触金属，再施以RTA快速热退火工艺以形成金属硅化物175以作为接触金属层175。
[0065]紧接着，请参考图3QA及3QB两不同位置的横截面图，再沉积一顶部金属层180，以光阻图案(未图示)定义阳极垫。再以光阻图案为掩膜进行蚀刻，以移除未被掩膜的顶部金属层180，以完成了阳极垫180。
[0066]如图3RA及3RB所示两不同位置的横截面图，去除光阻图案，进行半导体基板100背面研磨至4-12mil厚度，最后，再沉积另一金属层190于基板背表面以形成阴极。
[0067]本发明中主动区沟渠120A的宽度与平台宽度约为1: f 1:10当施以逆向偏压时在沟渠与沟渠间形成空乏区夹止电流的通过，顺向偏压时，可通过沟渠内导体层140增加平台下的η-磊晶层105的掺`杂浓度以降低电阻。
[0068]依据本发明的再一实施例，沟渠式MOS整流元件的沟渠也可以加深它的深度，例如，深达重掺杂的η+半导体基板100，其它的工艺除了栅极氧化层130’要增厚以外，其余的步骤不变。请参考图3SA及3SB所示两不同位置的横截面图。这样的好处是可以显著降低顺向偏压。而在此栅极氧化层130’比第一实施例中的栅极氧化层130厚的理由是在获得显著降低顺向偏压的好处时，不会因此牺牲了太多的耐压能力。在第二实施例中的栅极氧化层130’厚度约在0.05-2 μ m对于10-600V的耐压能力而言。
[0069]本发明具有以下的优点:
[0070](I)具有低的顺向偏压Vf及耐高压的能力。
[0071](2)受惠于主动区沟渠结构，相同平面面积上可以承载更高的顺向电流。
[0072](3)当沟渠深达重掺杂的η+半导体基板100时可使所需的顺向偏压相对于沟渠仅及于η-磊晶层105 (实施例1)更低，平均约可降低5%。
[0073]以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其他未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在申请专利范围内。
【权利要求】
1.一种沟渠式MOS整流元件的制造方法，其特征是，所述沟渠式MOS整流元件的制造方法至少包含以下步骤: 提供一 η+半导体基板具有一 η-磊晶层形成于其上； 形成一绝缘层于所述η-磊晶层上； 定义并蚀刻所述绝缘层以形成多个主动区沟渠； 去除所述绝缘层； 以热氧化工艺形成一第一氧化层于所有沟渠底、侧壁及平台上，以作为沟渠栅极氧化层； 沉积一导电性杂质掺杂的多晶硅层以填补所述多个沟渠； 施以非等向蚀刻的回蚀工艺以去除平台上的所述多晶硅层，以所述多个平台上的所述第一氧化层为蚀刻终止层； 移除所述第一氧化层； 以热氧化工艺再形成一平面栅极氧化层于蚀刻后的表面上； 沉积一第二导电性杂质掺杂的多晶娃层于所有裸露的表面上； 形成一光阻图案于主动区上，所述光阻图案定义源极区及沟渠式MOS平面栅极，所述源极及所述平面栅极区预地区位于所述多个主动区沟渠之间的所述η-磊晶层的平台内；施以蚀刻技术以移除未被所述光阻图案掩膜的第二多晶硅层以形成沟渠式MOS平面栅极及源极预定区； 施以离子布植布植P型导电性杂质于所述多个源极区预定区及未被掩膜的沟渠多晶硅层上，以所述光阻图案为掩膜； 移除未被所述光阻图案掩膜的所述平面栅极氧化层； 去除所述光阻图案； 施以退火工艺以活化所述多个掺杂离子； 移除未被所述平面栅极掩膜的所述平面栅极氧化层； 施以自对准金属硅化层技术，以形成金属硅化层于裸露的所有多晶硅层及平台上； 形成顶部金属层于所有裸露的表面上； 以光阻图案及蚀刻技术定义金属垫，以作为所述沟渠式MOS的阳极； 施以所述η+半导体基板背面研磨以研磨至预定厚度的η+半导体基板； 形成一金属层于所述η+半导体基板背面，以作为η+半导体基板阴极。
2.如权利要求1所述的制造方法，其特征是，所述主动区沟渠的深宽比约为1:50:1，而主动区沟渠及所述平台区宽度比约为1:广1:10。
3.如权利要求1所述的制造方法，其特征是，所述主动区沟渠内栅极氧化层厚度约为8(T800nm并且随所述MOS耐高压能力的增加而增加。
4.如权利要求1所述的制造方法，其特征是，所述制造方法更包含在回蚀步骤之后及移除所述第一氧化层之前，形成一 CVD氧化层于所有裸露的表面，再以光阻图案定义主动区，施以非等向蚀刻将清除主动区氧化层，再去除光阻，以增加所述主动区以外的终止区的氧化层厚度。
5.一种沟渠式MOS整流元件，其特征是，所述沟渠式MOS整流元件至少包含: 多个主动区沟渠形成于重掺杂的η+半导体基板上的η-磊晶层内，所述多个沟渠内具有沟渠栅极氧化层形成于所述多个沟渠底部及侧壁，P型掺杂的多晶硅层则填满其内；平面栅极包括栅极氧化层及栅极多晶硅导电层依序形成于所述多个主动区沟渠与沟渠之间的平台上； 源极区形成于所述多个平台下方的η-磊晶层内且相邻于所述平面栅极； 一顶层金属层覆盖所述主动区作为阳极，及一金属层作为阴极形成于所述重掺杂的η+半导体基板上。
6.如权利要求5所述的沟渠式MOS整流元件，其特征是，所述沟渠栅极氧化层的厚度约为80nnT800nm,所述平面栅极氧化层的厚度约为2~20nm。
7.如权利要求5所述的沟渠式MOS整流元件，其特征是，所述沟渠式MOS整流元件更包含自对准金属硅化物层形成于所述顶部金属层之下的所述多个多晶硅层及所述多个源极区之间。
8.一种沟渠式MOS整流元件，其特征是，所述沟渠式MOS整流元件至少包含: 多个主动区沟渠通过η-磊晶层，而形成于重掺杂的η+半导体基板内，所述多个沟渠内具有沟渠栅极氧化层形成于所述多个沟渠底部及侧壁，再填满P型掺杂的多晶硅层； 平面栅极包括栅极氧化层及导电层依序形成于所述多个主动区沟渠与沟渠之间的平台上； 源极区形成于所述多 个平台下方的η-磊晶层内且相邻于所述平面栅极 '及一顶层金属层覆盖所述主动区作为阳极，及一金属层作为阴极形成于所述重掺杂的η+半导体基板上。
9.如权利要求8所述的沟渠式MOS整流元件，其特征是，所述多个主动区沟渠深度达η+半导体基板内，用以降低顺向电压值。
10.如权利要求8所述的沟渠式MOS整流元件，其特征是，所述多个主动区沟渠内的栅极氧化层厚度约为0.05-2 μ m以达到具有耐逆向偏压1(T600V的能力。
【文档编号】H01L21/335GK103824774SQ201210466039
【公开日】2014年5月28日 申请日期:2012年11月16日 优先权日:2012年11月16日
【发明者】金勤海 申请人:竹懋科技股份有限公司