专利名称：与cmos逻辑工艺兼容的非挥发性记忆体的制作方法
技术领域：
本实用新型涉及一种非挥发性记忆体，尤其是一种与CMOS逻辑工艺兼容的非挥发性记忆体，属于集成电路的技术领域。
背景技术：
对于片上系统(SoC)应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器(SRAM)模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。非挥发性记忆体(NVM)工艺和传统的逻辑工艺是不一样的。非挥发性记忆体(NVM)工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。
发明内容本实用新型的目的是克服现有技术中存在的不足，提供一种与CMOS逻辑工艺兼容的非挥发性记忆体，其结构紧凑，能与CMOS工艺兼容，降低芯片成本，安全可靠。按照本实用新型提供的技术方案，所述与CMOS逻辑工艺兼容的非挥发性记忆体，包括半导体基板；所述半导体基板内的上部设有若干记忆体细胞，所述记忆体细胞包括访问晶体管、NMOS编程晶体管及NMOS控制电容；所述访问晶体管、NMOS编程晶体管与NMOS控制电容间通过半导体基板内的领域介质区域相互隔离；所述记忆体细胞通过半导体基板内的第二 N型区域及所述第二 N型区域上方的第三N型区域与半导体基板隔离；半导体基板的表面上淀积有栅介质层，所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿访问晶体管、NMOS编程晶体管及NMOS控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，所述侧面保护层覆盖浮栅电极侧壁。所述访问晶体管包括PMOS访问晶体管或NMOS访问晶体管。所述半导体基板为P型导电类型基板，所述半导体基板的材料包括硅。所述访问晶体管为PMOS访问晶体管时,所述PMOS访问晶体管包括第一 N型区域，所述第一 N型区域通过下方的第二 N型区域与半导体基板隔离，第一 N型区域的上部设有PMOS访问晶体管源极区及PMOS访问晶体管漏极区，所述PMOS访问晶体管源极区及PMOS访问晶体管漏极区与领域介质区域及栅介质层相接触，第一 N型区域通过栅介质层与浮栅电极相隔离。所述NMOS编程晶体管包括第三P型区域，所述第三P型区域通过外侧的第三N型区域及下方的第二 N型区域与半导体基板隔离；第三P型区域的上部设有NMOS编程晶体管源极区及NMOS编程晶体管漏极区，所述NMOS编程晶体管源极区及NMOS编程晶体管漏极区均与对应的领域介质区域及栅介质层相接触，第三P型区域通过栅介质层与浮栅电极相隔离。所述NMOS控制电容包括第二 P型区域，所述第二 P型区域通过外侧的第三N型区域及下方的第二 N型区域与半导体基板隔离；第二 P型区域的上部设有NMOS控制电容源极区及NMOS控制电容漏极区，所述NMOS控制电容源极区、NMOS控制电容漏极区与对应的领域介质区域及栅介质层相接触，第二 P型区域通过栅介质层与浮栅电极相隔离。所述栅介质层的材料包括二氧化硅。所述浮栅电极的包括导电多晶硅。所述侧面保护层为氮化硅或二氧化硅。 一种与CMOS逻辑工艺兼容的非挥发性记忆体制备方法，所述非挥发性记忆体的制备方法包括如下步骤a、提供半导体基板，所述半导体基板包括第一主面及第二主面；b、在半导体基板的第一主面上淀积第一阻挡层，并选择性地掩蔽和刻蚀所述第一阻挡层，在第一阻挡层上方自对准注入N型杂质离子，以在半导体基板内得到第二 N型区域；C、去除上述半导体基板对应第一主面上的第一阻挡层，并在第一主面上淀积第二阻挡层；d、选择性地掩蔽和刻蚀第二阻挡层，并在第二阻挡层上方自对准注入N型杂质离子，以在半导体基板内形成第一 N型区域及第三N型区域，第一 N型区域及第三N型区域均位于第二 N型区域的上方；e、去除上述半导体基板对应第一主面上的第二阻挡层，并在第一主面上淀积第三阻挡层；f、选择性地掩蔽和刻蚀第三阻挡层，并在第三阻挡层上方自对准注入P型杂质离子，以在第二 N型区域上方形成第二 P型区域及第三P型区域，第二 P型区域与第三P型区域间通过第一 N型区域隔离；g、去除第一主面上的第三阻挡层，并在半导体基板内生长得到领域介质区域，所述领域介质区域从第一主面向下延伸，并使得第三N型区域、第二 P型区域、第一 N型区域及第三P型区域的上部相互隔离；h、在上述半导体基板对应的第一主面上淀积栅介质层，所述栅介质层覆盖半导体基板的第一主面；i、在上述半导体基板的第一主面上淀积浮栅电极，所述浮栅电极覆盖于栅介质层上并贯穿第二 P型区域、第一 N型区域及第三P型区域上方对应的栅介质层上；j、在上述栅介质层上淀积第四阻挡层，并选择性地掩蔽和刻蚀第四阻挡层，去除第一N型区域上方对应浮栅电极的第四阻挡层；k、在上述第四阻挡层上方自对准注入P型杂质离子，在第一 N型区域内的上部得到第一 P型轻掺杂区域及第二 P型轻掺杂区域；I、去除上述第一主面上对应的第四阻挡层，并在第一主面上淀积第五阻挡层，选择性地掩蔽和刻蚀第五阻挡层，去除第二 P型区域、第三P型区域上方对应的第五阻挡层；m、在上述第五阻挡层上方自对准注入N型杂质离子，在第二 P型区域、第三P型区域内的上部分别得到第一 N型轻掺杂区域、第二 N型轻掺杂区域、第三N型轻掺杂区域及第四N型轻掺杂区域；[0025]η、去除第一主面上的第五阻挡层，并在第一主面上淀积侧面保护材料，在浮栅电极两侧形成侧面保护层；O、在上述第一主面上淀积第六阻挡层，选择性地掩蔽和刻蚀第六阻挡层，去除第
一N型区域上方对应的第六阻挡层；P、在第六阻挡层上方自对准注入P型杂质离子，在第一 N型区域上方形成第一 P
型重掺杂区域及第二 P型重掺杂区域；q、去除第一主面上的第六阻挡层，并在第一主面上淀积第七阻挡层，选择性地掩蔽和刻蚀第七阻挡层，以去除第二 P型区域、第三P型区域上方对应的第七阻挡层；r、在第七阻挡层上方自对准注入N型杂质离子，在第二 P型区域内的上部形成第
一N型重掺杂区域及第二 N型重掺杂区域；第三P型区域内的上部形成第三N型重掺杂区域及第四N型重掺杂区域；S、去除第一主面上的第七阻挡层，得到浮栅电极两侧相应的侧面保护层。所述第一阻挡层、第二阻挡层、第三阻挡层、第四阻挡层、第五阻挡层、第六阻挡层及第七阻挡层均为二氧化硅或氮化硅。所述领域介质区域为二氧化硅。本实用新型的优点半导体基板内设置至少一个记忆体细胞,记忆体细胞包括PMOS访问晶体管、NMOS控制电容及NMOS编程晶体管，PMOS访问晶体管、NMOS控制电容及NMOS编程晶体管通过领域介质区域相互隔离；半导体基板的栅介质层上设置浮栅电极，所述浮栅电极连接贯穿PMOS访问晶体管、NMOS控制电容及NMOS编程晶体管；当浮栅电极与NMOS编程晶体管内的第三P型区域间电压差为相应值时，能够向浮栅电极内写入数据或将浮栅电极内的数据擦除，通过检测流过PMOS访问晶体管的电流能知道浮栅电极所处的编程写入状态或擦除状态，整个记忆体细胞的制备流程能与现有CMOS逻辑工艺相兼容，能够降低加工成本，提高非挥发性记忆体与CMOS逻辑电路的适应性，结构紧凑，安全可靠。
图I为本实用新型的结构示意图。图疒图14为本实用新型的具体实施工艺剖视图，其中图2为本实用新型半导体基板的剖视图。图3为得到第二 N型区域后的剖视图。图4为得到第一 N型区域与第三N型区域后的剖视图。图5为得到第二 P型区域与第三P型区域后的剖视图。图6为得到领域介质区域后的剖视图。图7为得到栅介质层后的剖视图。图8为得到浮栅电极后的剖视图。图9为得到第一 P型轻掺杂区域及第二 P型轻掺杂区域后的剖视图。图10为得到第一 N型轻掺杂区域至第四轻掺杂区域后的剖视图。图11为得到侧面保护层后的剖视图。图12为德奥第一 P型重掺杂区域及第二 P型重掺杂区域后的剖视图。图13为得到第一 N型重掺杂区域至第四N型重掺杂区域后的剖视图。[0048]图14为得到本实用新型记忆体细胞的剖视图。附图标记说明200-记忆体细胞、201-半导体基板、202-第一 N型区域、203-第二 N型区域、204-第三N型区域、205-第二 P型区域、206-NM0S控制电容源极区、207-第一N型重掺杂区域、208-第一 N型轻掺杂区域、209-NM0S控制电容漏极区、210-PM0S访问晶体管、211-第二 N型轻掺杂区域、212-第二 N型重掺杂区域、213-PM0S访问晶体管源极区、214-领域介质区域、215-栅介质层、216-浮栅电极、217-侧面保护层、218-第一 P型轻掺杂区域、219-第一 P型重掺杂区域、220-NM0S控制电容、221-PM0S访问晶体管漏极区、222-第二 P型轻掺杂区域、223-第二 P型重掺杂区域、224-NM0S编程晶体管源极区、225-第三N型重掺杂区域、226-第三N型轻掺杂区域、227-NM0S编程晶体管漏极区、228-第四N型轻掺杂区域、229-第四N型重掺杂区域、230-NM0S编程晶体管、231-第三P型区域、232-第一主面、233-第二主面、234-第一阻挡层、235-第二阻挡层、236-第三阻挡层、237-第四阻挡层、238-第五阻挡层、239-第六阻挡层及240-第七阻挡层。
具体实施方式下面结合具体附图和实施例对本实用新型作进一步说明。如图I所示为了能够使得非挥发性记忆体与CMOS逻辑工艺相兼容，所述非挥发性记忆体包括半导体基板201，所述半导体基板201为P导电类型的基板，半导体基板201的材料为硅。半导体基板201内的上部设有至少一个记忆体细胞200，所述记忆体细胞200包括访问晶体管、NMOS控制电容220及NMOS编程晶体管230，半导体基板201的表面上淀积覆盖有栅介质层215，所述栅介质层215覆盖对应形成记忆体细胞200的表面，访问晶体管、NMOS控制电容220及匪OS编程晶体管230间通过半导体基板201内的领域介质区域214相互隔离。栅介质层215上淀积有浮栅电极216，所述浮栅电极216覆盖于栅介质层215上，并贯穿覆盖访问晶体管、NMOS控制电容220及NMOS编程晶体管230对应的栅介质层215，从而将访问晶体管、NMOS控制电容220及NMOS编程晶体管230相互连接配合。浮栅电极216的两侧覆盖有侧面保护层217，所述侧面保护层217覆盖浮栅电极216对应的外壁表面。所述访问晶体管为PMOS访问晶体管210或NMOS访问晶体管，图I中示出了访问晶体管采用PMOS访问晶体管210的结构。所述PMOS访问晶体管210、NMOS控制电容220及NMOS编程晶体管230通过外侧的第三N型区域204及下方的第二 N型区域203与半导体基板201内的P导电类型区域隔离，半导体基板201内的P导电区域形成第一 P型区域。浮栅电极216的材料包括导电多晶硅，栅介质层215为二氧化硅，侧面保护层217为二氧化硅或氮化硅；领域介质区域214为二氧化硅。所述PMOS访问晶体管210包括第一 N型区域202，所述第一 N型区域202内的上部设有对称分布的PMOS访问晶体管源极区213及PMOS访问晶体管漏极区221，所述PMOS访问晶体管源极区213、PMOS访问晶体管漏极区221与对应的领域介质区域214及上方的栅介质层215相接触。PMOS访问晶体管源极区213包括第一 P型轻掺杂区域218及第一 P型重掺杂区域219，所述第一 P型重掺杂区域219的掺杂浓度大于第一 P型轻掺杂区域218的掺杂浓度。PMOS访问晶体管漏极区221包括第二 P型轻掺杂区域222及第二 P型重掺杂区域223，所述第二 P型重掺杂区域223的掺杂浓度大于第二 P型轻掺杂区域222的掺杂浓度。第一 P型轻掺杂区域218与第二 P型轻掺杂区域222为同一制造层，第一 P型重掺杂区域219与第二 P型重掺杂区域223为同一制造层。第一 P型轻掺杂区域218与第一P型重掺杂区域219相接触，并通过第一 P型重掺杂区域219与领域介质区域214相接触，第一 P型轻掺杂区域218在第一 N型区域202内延伸的宽度与侧面保护层217的厚度相一致；同时，第二 P型轻掺杂区域222的设置与第一 P型轻掺杂区域218的分布设置相同。NMOS控制电容220包括第二 P型区域205，所述第二 P型区域205内的上部设有NMOS控制电容源极区206及NMOS控制电容漏极区209 ;所述NMOS控制电容源极区206与NMOS控制电容漏极区209对称分布于第二 P型区域205内。NMOS控制电容源极区206、NM0S控制电容漏极区209与对应领域介质区域214及栅介质层215相接触。NMOS控制电容源极区206包括第一 N型轻掺杂区域208及第一 N型重掺杂区域207，第一 N型轻掺杂区域208通过第一 N型重掺杂区域207与领域介质区域214相接触，第一 N型轻掺杂区域208在第
二P型区域205内的延伸距离与侧面保护层217的厚度相一致。NMOS控制电容漏极区209包括第二 N型轻掺杂区域211及第二 N型重掺杂区域212，所述第二 N型轻掺杂区域211通 过第二 N型重掺杂区域212与领域介质区域214相接触，第二 N型轻掺杂区域211与第一N型轻掺杂区域208的分布设置相一致。浮栅电极216与栅介质层215及栅介质层215下方的第二 P型区域205间形成电容结构，同时形成NMOS结构。NMOS编程晶体管230包括第三P型区域231，所述第三P型区域231内的上部设有NMOS编程晶体管源极区224及NMOS编程晶体管漏极区227，所述NMOS编程晶体管源极区224与NMOS编程晶体管漏极区227对称分布于第三P型区域231内。NMOS编程晶体管源极区224包括第三N型轻掺杂区域226及第三N型重掺杂区域225，第三N型重掺杂区域225的掺杂浓度大于第三N型轻掺杂区域226的掺杂浓度，第三N型轻掺杂区域226通过第三N型重掺杂区域225与领域介质区域214相接触，第三N型轻掺杂区域226在第三P型区域231内的延伸距离与侧面保护层217的厚度相一致。NMOS编程晶体管漏极区227包括第四N型轻掺杂区域228及第四N型重掺杂区域229，第四N型轻掺杂区域228通过第四N型轻掺杂区域229与领域介质区域214相接触，第四N型轻掺杂区域228与第三N型轻掺杂区域226的分布设置相一致。第三N型轻掺杂区域226与第四N型轻掺杂区域228为同一制造层，第三N型重掺杂区域225与第四N型重掺杂区域229为同一制造层。通过NMOS编程晶体管230能够对对记忆体细胞200进行写入数据，或者将记忆体细胞200内的数据擦除；通过PMOS访问晶体管210能够读取记忆体细胞200内的存储数据状态，通过NMOS控制电容220能够将电压值传到浮栅电极216上，实现浮栅电极216与NMOS编程晶体管230间电压值，根据相应的电压值能够实现数据写入、擦除及读取操作。如图疒图14所示上述结构的非挥发性记忆体可以通过下述工艺步骤制备实现，具体地a、提供半导体基板201，所述半导体基板201包括第一主面232及第二主面233 ；如图2所示所述半导体基板201为P导电类型，与常规CMOS工艺制备要求相兼容一致，半导体基板201的材料可以选用常用的娃,第一主面232与第二主面233相对应；b、在半导体基板201的第一主面232上淀积第一阻挡层234，并选择性地掩蔽和刻蚀所述第一阻挡层234，在第一阻挡层234上方自对准注入N型杂质离子，以在半导体基板201内得到第二 N型区域203 ；[0060]如图3所示所述第一阻挡层234为二氧化硅或氮化硅；当第一主面232上淀积第一阻挡层234后，通过刻蚀中心区域的第一阻挡层234，当自对准注入N型杂质离子后，能在半导体基板201内得到第二 N型区域203 ;所述N型杂质离子为半导体工艺中常用的杂质离子，通过控制N型杂质离子注入的剂量及能量，能够形成所需的第二 N型区域203 ；C、去除上述半导体基板201对应第一主面232上的第一阻挡层234，并在第一主面232上淀积第二阻挡层235 ;当需要进行后续工艺时，需要先去除第二阻挡层234，同时淀积第二阻挡层235，第二阻挡层235覆盖于第一主面232上；d、选择性地掩蔽和刻蚀第二阻挡层235，并在第二阻挡层235上方自对准注入N型杂质离子，以在半导体基板201内形成第一 N型区域202及第三N型区域204，第一 N型区域202及第三N型区域204均位于第二 N型区域203的上方；如图4所示选择性地掩蔽和刻蚀第二阻挡层235后，将需要形成第一 N型区域202及第三N型区域204上方对应的第二阻挡层235刻蚀掉，当注入N型杂质离子后，能形成第一 N型区域202及第三N型区域204，第三N型区域204与第一 N型区域202的外侧； e、去除上述半导体基板201对应第一主面232上的第二阻挡层235，并在第一主面232上淀积第三阻挡层236 ;为了能够形成第二 P型区域205及第三P型区域231需要先将第二阻挡层235去除，再淀积第三阻挡层236，所述第三阻挡层236为二氧化硅或氮化硅；f、选择性地掩蔽和刻蚀第三阻挡层236，并在第三阻挡层236上方自对准注入P型杂质离子，以在第二 N型区域203上方形成第二 P型区域205及第三P型区域231，第二 P型区域205与第三P型区域231间通过第一 N型区域202隔离；如图5所示刻蚀第三阻挡层236时，将第二 P型区域205及第三P型区域231上方对应的第三阻挡层236去除，当自对准注入P型杂质离子后，能形成第二 P型区域205及第三P型区域231 ；g、去除第一主面232上的第三阻挡层236，并在半导体基板201内生长得到领域介质区域214，所述领域介质区域214从第一主面232向下延伸，并使得第三N型区域204、第
二P型区域205、第一 N型区域202及第三P型区域231的上部相互隔离；如图6所示领域介质区域214为二氧化硅，可以通过常规的热氧化生长得到；h、在上述半导体基板201对应的第一主面232上淀积栅介质层215,所述栅介质层215覆盖半导体基板201的第一主面232 ;如图7所示所述栅介质层215为二氧化硅，栅介质层215覆盖于领域介质区域214及半导体基板201对应的表面；i、在上述半导体基板201的第一主面232上淀积浮栅电极216，所述浮栅电极216覆盖于栅介质层215上并贯穿第二 P型区域205、第一 N型区域202及第三P型区域231上方对应的栅介质层215上；如图8所示图中第二 P型区域205、第一 N型区域202及第三P型区域231上方对应的浮栅电极216为同一制造层，且相互连接成一体；此处为了能够显示本实用新型的结构，采用间隔剖视方法得到本实用新型的剖视图；浮栅电极216在栅介质层215上呈T字形；j、在上述栅介质层215上淀积第四阻挡层237，并选择性地掩蔽和刻蚀第四阻挡层237，去除第一 N型区域202上方对应浮栅电极216的第四阻挡层237 ；所述第四阻挡层237为二氧化硅或氮化硅，第四阻挡层237覆盖于栅介质层215及浮栅电极216上，为了能够同时得到第一 P型轻掺杂区域218及第二 P型轻掺杂区域222，需要去除第一 N型区域202上方覆盖于浮栅电极216上的第四阻挡层237 ；k、在上述第四阻挡层237上方自对准注入P型杂质离子，在第一 N型区域202内的上部得到第一 P型轻掺杂区域218及第二 P型轻掺杂区域222 ;如图9所示当注入P型杂质离子后，由于其余区域有第四阻挡层237，从而能在第一 N型区域202内的上部形成第一 P型轻掺杂区域218及第二 P型轻掺杂区域222 ；I、去除上述第一主面232上对应的第四阻挡层237，并在第一主面232上淀积第五阻挡层238，选择性地掩蔽和刻蚀第五阻挡层238，去除第二 P型区域205、第三P型区域231上方对应的第五阻挡层238 ；m、在上述第五阻挡层238上方自对准注入N型杂质离子，在第二 P型区域205、第三P型区域231内的上部分别得到第一 N型轻掺杂区域208、第二 N型轻掺杂区域211、第三N型轻掺杂区域226及第四N型轻掺杂区域228 ； 如图10所示第五阻挡层238为二氧化硅或氮化硅，当自对准注入N型杂质离子后，在第五阻挡层238作用下，能够在第二 P型区域205上部形成第一 N型轻掺杂区域208及第二 N型轻掺杂区域211，并在第三P型区域231内的上部形成第三N型轻掺杂区域226及第四N型轻掺杂区域228;η、去除第一主面232上的第五阻挡层238，并在第一主面232上淀积侧面保护材料，在浮栅电极216两侧形成侧面保护层217 ;如图11所示所述侧面保护层217的材料为氧化硅或二氧化硅，通过侧面保护层217能够在形成所需的重掺杂区域；O、在上述第一主面232上淀积第六阻挡层239，选择性地掩蔽和刻蚀第六阻挡层239，去除第一 N型区域202上方对应的第六阻挡层239 ；ρ、在第六阻挡层239上方自对准注入P型杂质离子，在第一 N型区域202上方形成第一 P型重掺杂区域219及第二 P型重掺杂区域223 ；如图12所示第六阻挡层239为二氧化硅或氮化硅，第六阻挡层239覆盖于栅介质层215及浮栅电极216上，去除第一 N型区域202上方对应的第六阻挡层239，并保留浮栅电极216两侧的侧面保护层217，当注入P型杂质离子时，能够将第一 N型区域202内侧面保护层217外层的第一 P型轻掺杂区域218及第二 P型轻掺杂区域222形成第一 P型重掺杂区域219及第二 P型重掺杂区域223 ;由于由侧面保护层217的阻挡保护，侧面保护层217下方对应的第一 P型轻掺杂区域218及第二 P型轻掺杂区域222能够保留；q、去除第一主面232上的第六阻挡层239，并在第一主面232上淀积第七阻挡层240，选择性地掩蔽和刻蚀第七阻挡层240，以去除第二 P型区域205、第三P型区域231上方对应的第七阻挡层240 ；r、在第七阻挡层240上方自对准注入N型杂质离子，在第二 P型区域205内的上部形成第一 N型重掺杂区域207及第二 N型重掺杂区域212 ;第三P型区域231内的上部形成第三N型重掺杂区域225及第四N型重掺杂区域229 ；如图13所示第七阻挡层240为二氧化硅或氮化硅，当去除第二 P型区域205、第三P型区域231上方对应的第七阻挡层240后，再注入N型杂质离子时，能在第二 P型区域205内的上部形成第一 N型重掺杂区域207及第二 N型重掺杂区域212 ;第三P型区域231内的上部形成第三N型重掺杂区域225及第四N型重掺杂区域229 ；；S、去除第一主面232上的第七阻挡层240，得到浮栅电极216两侧相应的侧面保护层217 ;如图14所示去除第七阻挡层240，同时保留浮栅电极216两侧的侧面保护层217，能够在半导体基板201的上部形成所需的单个记忆体细胞200。当半导体基板201上形成多个记忆体细胞200时，相连记忆体细胞200通过领域介质区域214相隔离。上述方法步骤针对访问晶体管为PMOS访问晶体管210的情况，当访问晶体管为NMOS访问晶体管时，将PMOS访问晶体管210内的导电类型互换即可，同时，在相应的制备流程中进行调节，所述调节的操作及步骤属于常规的工艺，本实用新型实施中不再进一步描述。如图I和图14所示对于单个记忆体细胞200来说，其可以实现单个二进制数据的写入、读取及擦除。下面通过对单个记忆体细胞200写入、读取及擦除过程来说明本实用新型非挥发记忆体的工作机理。当需要写入输入据时，将半导体基板201对应P型导电区域始终置O电位，第一 N型区域202、第二 N型区域203及第三N型区域204均置位O电位，第二 P型区域205也置位O电位，第三P型区域231的电压为-5V，NMOS编程晶体管230的 NMOS编程晶体管源极区224及NMOS编程晶体管漏极区227的电压均置位_5V，NMOS控制电容220的NMOS控制电容源极区206及NMOS控制电容漏极区209均置位5V ;由于NMOS控制电容220的传递作用，能够将5V的电压值传递到浮栅电极216上，浮栅电极216上产生4 5V的电压值，此时浮栅电极216与第三P型区域231间的电压值为扩10V，就会达到场发射特性也称为FN (Fowler-Nordheim)隧道效应所需的电场，电子就会通过栅介质层215到达浮栅电极216内，实现数据的写入。由于浮栅电极216下方通过栅介质层215隔绝，侧面通过侧面保护层217进行隔绝，因此电子能在浮栅电极216内能长时间保留。当需要擦除记忆体细胞200内的数据时，将半导体基板201内P型区域电位置零，第一 N型区域202、第二 N型区域203及第三N型区域204的电压均置位5V电压，第二 P型区域205的电压置位-5V，NMOS控制电容源极区206、NMOS控制电容漏极区209的电压均置位-5V，第三P型区域231的电压置位5V，NM0S编程晶体管源极区224及NMOS编程晶体管漏极区227均置位5V电压，在NMOS控制电容220作用下，能使得浮栅电极216内产生-4V -5V的电压，此时浮栅电极216与第三P型区域231间的电压值为_9 -10V，就会达到场发射特性也称为FN (Fowler-Nordheim)隧道效应所需的电场，电子会通过栅介质层215进入第三P型区域231内，从而实现将浮栅电极216内数据擦除。当需要读取记忆体细胞200内的数据时，将半导体基板201的电压置位零电位，第一 N型区域202、第二 N型区域203及第三N型区域204的电压均置位O. 5V电压，第二 P型区域205置位-IV，NMOS控制电容源极区206及NMOS控制电容漏极区209均置位-IV，PMOS访问晶体管源极区213的电压置位Ov及PMOS访问晶体管漏极区221置位O. 5V，第三P型区域231置位Ov电压，NMOS编程晶体管源极区224及NMOS编程晶体管漏极区227均置位OV电压。加载上述电压值后，当记忆体细胞200内在写入数据的状态下，浮栅电极216内有大量电子，当记忆体细胞200内数据被擦除的状态下，电子从浮栅电极216内流出，浮栅电极216是正离子的状态；当浮栅电极216内有电子时，通过PMOS访问晶体管源极区213的电流较大，当浮栅电极216是正离子的状态，通过PMOS访问晶体管源极区213的电流较小，从而根据相应电流的大小，能够知道记忆体细胞200是写入数据状态还是处于数据擦除状态。本实用新型半导体基板201内设置至少一个记忆体细胞200，记忆体细胞200包括PMOS访问晶体管210、NMOS控制电容220及NMOS编程晶体管230，PMOS访问晶体管210、NMOS控制电容220及NMOS编程晶体管230通过领域介质区域214相互隔离；半导体基板201的栅介质层215上设置浮栅电极216，所述浮栅电极216连接贯穿PMOS访问晶体管210、NMOS控制电容220及NMOS编程晶体管230 ;当浮栅电极216与NMOS编程晶体管230内的第三P型区域231间电压差为相应值时，能够向浮栅电极216内写入数据或将浮栅电极216内的数据擦除，通过检测流过PMOS访问晶体管210的电流能知道浮栅电极216所处的编程写入状态或擦除状态，整个记忆体细胞200的制备流程能与现有CMOS逻辑工艺相兼容，能够降低加工成本，提高非挥发记忆体与CMOS逻辑电路的适 应性，结构紧凑，安全可靠。
权利要求1.一种与CMOS逻辑工艺兼容的非挥发性记忆体，包括半导体基板(201);其特征是所述半导体基板(201)内的上部设有若干记忆体细胞(200 )，所述记忆体细胞(200 )包括访问晶体管、NMOS编程晶体管(230)及NMOS控制电容(220);所述访问晶体管、NMOS编程晶体管(230)与NMOS控制电容(220)间通过半导体基板(201)内的领域介质区域(214)相互隔离；所述记忆体细胞(200)通过半导体基板(201)内的第二 N型区域(203)及所述第二 N型区域(203)上方的第三N型区域(204)与半导体基板(201)隔离；半导体基板(201)的表面上淀积有栅介质层(215)，所述栅介质层(215)上设有浮栅电极(216)，所述浮栅电极(216)覆盖并贯穿访问晶体管、NMOS编程晶体管(230 )及NMOS控制电容(220 )上方对应的栅介质层(215)，浮栅电极(216)的两侧淀积有侧面保护层(217)， 所述侧面保护层(217)覆盖浮栅电极(216)侧壁。
2.根据权利要求I所述的与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述访问晶体管包括PMOS访问晶体管或NMOS访问晶体管。
3.根据权利要求I所述的与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述半导体基板(201)为P型导电类型基板，所述半导体基板(201)的材料包括硅。
4.根据权利要求2所述的与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述访问晶体管为PMOS访问晶体管(210)时，所述PMOS访问晶体管(210)包括第一 N型区域(202)，所述第一 N型区域(202)通过下方的第二 N型区域(203)与半导体基板(201)隔离，第一 N型区域(202)的上部设有PMOS访问晶体管源极区(213)及PMOS访问晶体管漏极区(221 )，所述PMOS访问晶体管源极区(213)及PMOS访问晶体管漏极区(221)与领域介质区域(214)及栅介质层(215)相接触，第一 N型区域(202)通过栅介质层(215)与浮栅电极(216)相隔尚。
5.根据权利要求I所述的与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述NMOS编程晶体管(230)包括第三P型区域(231)，所述第三P型区域(231)通过外侧的第三N型区域(204)及下方的第二 N型区域(203)与半导体基板(201)隔离；第三P型区域(231)的上部设有NMOS编程晶体管源极区(224)及NMOS编程晶体管漏极区(227)，所述NMOS编程晶体管源极区(224)及NMOS编程晶体管漏极区(227)均与对应的领域介质区域(214)及栅介质层(215)相接触，第三P型区域(231)通过栅介质层(215)与浮栅电极(216)相隔离。
6.根据权利要求I所述的与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述NMOS控制电容(220)包括第二 P型区域(205)，所述第二 P型区域(205)通过外侧的第三N型区域(204)及下方的第二 N型区域(203)与半导体基板(201)隔离；第二 P型区域(205)的上部设有NMOS控制电容源极区(206)及NMOS控制电容漏极区(209)，所述NMOS控制电容源极区(206)、NM0S控制电容漏极区(209)与对应的领域介质区域(214)及栅介质层(215)相接触，第二 P型区域(205)通过栅介质层(215)与浮栅电极(216)相隔离。
7.根据权利要求I所述的与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述栅介质层(215)的材料包括二氧化硅。
8.根据权利要求I所述的与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述浮栅电极(216)的包括导电多晶娃。
9.根据权利要求I所述的与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述侧面保护层(217)为氮化硅或二氧化硅。
专利摘要本实用新型涉及一种与CMOS逻辑工艺兼容的非挥发性记忆体，其包括半导体基板；半导体基板内的上部设有若干记忆体细胞，记忆体细胞包括访问晶体管、NMOS编程晶体管及NMOS控制电容；访问晶体管、NMOS编程晶体管与NMOS控制电容间通过半导体基板内的领域介质区域相互隔离；记忆体细胞通过半导体基板内的第二N型区域及所述第二N型区域上方的第三N型区域与半导体基板隔离；半导体基板的表面上淀积有栅介质层，栅介质层上设有浮栅电极，浮栅电极覆盖并贯穿访问晶体管、NMOS编程晶体管及NMOS控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极侧壁。本实用新型结构紧凑，能与CMOS工艺兼容，降低芯片成本，安全可靠。
文档编号H01L27/11GK202487577SQ20122005666
公开日2012年10月10日 申请日期2012年2月21日 优先权日2012年2月21日
发明者方英娇 申请人:无锡来燕微电子有限公司