输出电路的制作方法
【专利摘要】本发明提供一种输出电路，包括：一第一输出级元件，耦接所述输出电路的一输出端以及一接地端；一第二输出级元件，耦接所述输出端以及一电源端；一侦测电路，耦接所述电源端与所述接地端，且执行一侦测操作来侦测一静电放电事件是否发生在所述输出端上，以在一第一节点产生一控制信号；一控制电路，耦接所述第一节点，且接收所述控制信号；以及一第一预驱动器，耦接所述第一节点且接收所述控制信号。当所述侦测电路侦测出所述静电放电事件发生在所述输出端时，所述控制电路根据所述控制信号而被致能，以导通所述第一输出级元件从而形成一放电路径，且所述第一预驱动器根据所述控制信号而被禁能。
【专利说明】输出电路
【技术领域】
[0001]本发明有关于一种输出电路，特别是有关于一种具有静电放电保护的输出电路。【背景技术】
[0002]静电放电(electrostaticdischarge, ESD)损坏已变成为集成电路(integratedcircuit, IC)产品可靠度的主要考虑事项之一。一般而言,在一 IC中功率级(power stage)的输出电路包括一个PMOS晶体管以及一个NMOS晶体管，其均耦接功率级的输出端。在制造过程或产品测试过程中，当ESD事件发生在输出端时，大电流可能损坏功率级的元件。因此，需要ESD保护电路，以当ESD事件发生在输出端时用来提供放电路径。在现有技术中，
一ESD保护电路耦接IC中功率级的输出端，以当ESD事件发生在输出端时用来提供ESD保护。然而，ESD保护电路在IC中占用较大面积。此外，当ESD保护电路期望具有高可靠度时，ESD保护电路的设计变得更加困难。
【发明内容】
[0003]因此，期望提供一种输出电路，其能够解决上述技术问题。
[0004]本发明一实施例提供一种输出电路，包括:一第一输出级兀件，I禹接所述输出电路的一输出端以及一接地端；一第二输出级兀件，I禹接所述输出端以及一电源端；一侦测电路，耦接所述电源端与所述接地端，且执行一侦测操作来侦测一静电放电事件是否发生在所述输出端上，以在一第一节点产生一控制信号；一控制电路，耦接所述第一节点，且接收所述控制信号；以及一第一预驱动器，耦接所述第一节点且接收所述控制信号。当所述侦测电路侦测出所述静电放电事件发生在所述输出端时，所述控制电路根据所述控制信号而被致能以导通所述第一输出级元件从而形成一放电路径，且所述第一预驱动器根据所述控制信号而被禁能。
[0005]本发明另一实施例提供一种输出电路，包括:一第一 N型晶体管,具有基极、f禹接一输出端的漏极、以及耦接一接地端的源极；一第一 P型晶体管，具有基极、耦接所述输出端的漏极、以及耦接一电源端的源极:一电阻器，耦接于所述电压端与一第一节点之间；一电容器，耦接所述第一节点以及所述接地端，其中，一控制信号产生于所述第一节点；一第
二P型晶体管，具有耦接所述第一节点的基极、耦接所述电源端的源极、以及耦接所述第一N型晶体管的基极于一第二节点的漏极；以及一第一预驱动器，耦接于所述第一节点与所述第二节点之间并用于接收所述控制信号。当一静电放电事件发生在所述输出端时，所述电源端的电压拉高，所述控制信号处于一第一低位准以导通所述第二 P型晶体管，且所述第二节点的电压根据所述电源端的拉高电压而处于一第一高位准以导通所述第一N型晶体管，且所述第一预驱动器根据具有所述第一低位准的所述控制信号而被禁能。
[0006]通过使用本发明的输出电路结构，集成电路无需使用上述的额外且专用的ESD保护电路也能够进行静电放电保护，从而具有较小的布局尺寸。【专利附图】
【附图说明】
[0007]图1表示根据本发明一实施例的输出电路；以及
[0008]图2表示图1的输出电路的详细架构。
【具体实施方式】
[0009]为使本发明之上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
[0010]图1表不根据本发明一实施例的输出电路I。参阅图1，输出电路(或驱动电路)I包括两个输出级元件10与11、一侦测电路12、一控制电路13、两个预驱动器14与15、一禁能电路16、以及一预防电路17。输出电路I可应用于一集成电路(integrated circuit)的输出级(power stage)。输出电路I的输出端0UT10耦接集成电路(IC)的接脚PIN。在此实施例中，输出级元件10系以P型金氧半(P-type metal-oxide-semiconductor,PM0S)晶体管PlO来实施,而输出级元件11系以N型金氧半(N-type metal-oxide-semiconductor,NM0S)晶体管NlO来实施，但不以上述PMOS晶体管以及NMOS晶体管为限。PMOS晶体管PlO的源极耦接电源端PT，且其漏极耦接输出端0UT10。NMOS晶体管NlO的漏极耦接输出端0UT10，且其源极耦接接地端GT。在图1中，与PMOS晶体管PlO并联的二极管DlO表示PMOS晶体管PlO的寄生二极管或实质二极管元件，而与NMOS晶体管NlO并联的二极管Dll表示NMOS晶体管NlO的寄生二极管或实质二极管元件。侦测电路12耦接电源端PT。侦测电路12执行一侦测操作，以侦测静电放电(electrostatic discharge, ESD)事件是否发生在输出端0UT10，并在节点NDlO上产生一控制信号S12。控制电路13耦接节点NDlO以接收控制信号S12。当控制电路13根据控制信号S12而被致能时，控制电路13控制NMOS晶体管NlO的导通/关闭状态。因此，当ESD事件被侦测电路12自动地侦测到时，控制信号S12用来通过控制所述控制电路13以及输出级元件11(即NMOS晶体管N10)形成放电路径给ESD能量。根据此结构，集成电路可在不需要上述的现有技术的额外且专用的ESD保护电路而具有较小的布局尺寸下获得保护。
[0011]预驱动器14与15分别于节点NDll与ND12耦接PMOS晶体管PlO以及NMOS晶体管NlO的基极。所述预驱动器14与15都耦接节点NDlO以接收控制信号S12。当预驱动器14根据控制信号S12而被致能时，预驱动器14根据提供至预驱动器14的数据信号S14来控制PMOS晶体管PlO的导通/关闭状态。当预驱动器15根据控制信号S12而被致能时，预驱动器15根据提供至预驱动器15的数据信号S15来控制NMOS晶体管NlO的导通/关闭状态。
[0012]侦测电路12以及控制电路13的详细架构以及输出电路I的详细操作将于下文通过图2来说明。
[0013]如图2所示，侦测电路12包括电阻器20以及电容器21。电阻器20耦接于电源端PT与节点NDlO之间，而电容器21耦接于节点NDlO与接地端GT之间。电阻器20以及电容器21形成一低通滤波器。需注意，此【技术领域】中具有通常知识者应能理解侦测电路12可具有其他配置架构，只要能达到相同效果即可。控制电路13包括PMOS晶体管P20，但不以此为限。PMOS晶体管P20的基极(控制端)耦接节点NDlO以接收控制信号S12，其源极(第一端)耦接电源端PT，且其漏极(第二端)于节点ND12耦接NMOS晶体管NlO的基极。[0014]在此实施例中，输出电路I可能经历特定流程，例如功率级的制造流程或产品测试流程。在此特定流程期间，电源端PT不会被施加输出电路I的操作电压。在此情况下，当ESD事件发生在输出端0UT10时(例如ESD能量涌至集成电路)，二极管DlO因为在输出端0UT10上的大电压而导通，且接着在电源端PT上的电压即刻通过导通的二极管而被输出端0UT10上的大电压所拉高。侦测电路12根据电源端PT上的电压的即刻变化而侦测到ESD事件正发生在输出端0UT10。通过电阻器20以及电容器21所形成的低通滤波器，侦测电路12在节点NDlO上产生低电压位准的控制信号S12，其中，控制信号S12的低电压位准低于电源端PT的拉高电压位准。此时，PMOS晶体管P20的基极处于控制信号S12的低电压位准，而PMOS晶体管P20的源极处于电源端PT的拉高电压位准。因此PMOS晶体管P20导通，即是，控制电路13被致能。在节点ND12上的电压通过导通的PMOS晶体管P20而根据电源端PT的拉高电压位准来处于高位准。换句话说，NMOS晶体管NlO的基极处于拉高电压位准，且因此NMOS晶体管NlO被导通。如此一来，在输出端0UT10与接地端GT之间通过导通的NMOS晶体管NlO形成了一放电路径。由输出端0UT10上ESD事件所引发的大电流可通过此放电路径放电。
[0015]此外，预驱动器14与15都耦接节点NDlO以接收具有低电压位准的控制信号S12。预驱动器14与15都根据具有低电压位准的控制信号S12而被禁能。因此，被禁能的预驱动器14无法控制PMOS晶体管PlO的导通/关闭状态。被禁能的预驱动器15不会控制NMOS晶体管NlO的导通/关闭状态，即是，被禁能的预驱动器15不会改变节点ND12的电压。
[0016]根据上述描述，当ESD事件发生在输出端0UT10时，侦测电路12以及控制电路13控制NMOS晶体管NlO导通，使得在输出端0UT10上的大电流可通过导通之NMOS晶体管NlO来放电，从而保护功率级的元件不遭受到损坏。一般而言，NMOS晶体管NlO具有较大尺寸，因此其可承受大电流的冲击。
[0017]当功率级正常操作时，输出电路I的电源端PT接收输出电路I的操作电压。侦测电路12根据此操作电压而产生具有高电压位准的控制信号S12。此时，PMOS晶体管P20的基极处于控制信号S12的高电压位准，而PMOS晶体管P20的源极接收电源端PT的操作电压。由于在PMOS晶体管P20的基极以及源极上的高电压位准，PMOS晶体管P20关闭。换句话说，控制电路12被禁能，且无法控制NMOS晶体管NlO的导通/关闭状态。此外，预驱动器14与15都耦接节点NDlO以接收具有高电压位准的控制信号S12。预驱动器14与15都根据具有高电压位准的控制信号S12而被致能。被致能的预驱动器14更接收数据信号S14，且根据所述数据信号S14来改变节点NDll上的电压，从而控制PMOS晶体管PlO的导通/关闭状态。被致能的预驱动器15更接收数据信号S15，且根据数据信号S15来改变节点ND12上的电压，从而控制NMOS晶体管NlO的导通/关闭状态。
[0018]在此实施例中，禁能电路16用来当电源端PT接收到操作电压时禁能侦测电路12的ESD侦测操作，以确保控制信号S12处于高电压位准。参阅图2，禁能电路16包括PMOS晶体管P21，但不以此为限。PMOS晶体管P21的基极(控制端)接收重置信号S16，其源极(第一端)耦接电源端PT，且其漏极(第二端)耦接节点ND10。当电源端PT接收操作电压时，重置信号S16处于低电压位准以导通PMOS晶体管P21，即是，导通的PMOS晶体管P21将侦测电路12中电阻器20的两端短路。因此，控制信号S12通过导通的PMOS晶体管P21而根据操作电压来处于高电压位准。[0019]当输出电路I经历ESD事件可能发生的上述特定流程时，重置信号S16处于高电压位准以关闭PMOS晶体管P21，使得侦测电路12可执行上述的ESD侦测操作。
[0020]进一步参阅图2，预防电路17耦接于电源端PT与接地端GT之间。当电源端PT接收操作电压时，预防电路17提供放电路径给发生在电源端PT的ESD事件。
[0021]在前面详细的描述中，通过参考特定实施例本发明已经被描述。本领域技术人员可以理解的是在没有背离本发明的精神的情况下可以做出各种修改。且前面详细的描述以及附图应所述理解为是为了清楚的阐述发明，而不是作为本发明的限制。
【权利要求】
1.一种输出电路，包括: 一第一输出级兀件，I禹接所述输出电路的一输出端以及一接地端； 一第二输出级元件，耦接所述输出端以及一电源端； 一侦测电路，耦接所述电源端与所述接地端，且执行一侦测操作来侦测一静电放电事件是否发生在所述输出端上，以在一第一节点产生一控制信号； 一控制电路，耦接所述第一节点，且接收所述控制信号；以及 一第一预驱动器，耦接所述第一节点且接收所述控制信号； 其特征在于，当所述侦测电路侦测出所述静电放电事件发生在所述输出端时，所述控制电路根据所述控制信号而被致能以导通所述第一输出级元件从而形成一放电路径，且所述第一预驱动器根据所述控制信号而被禁能。
2.如权利要求1所述的输出电路，其特征在于，所述控制电路包括: 一晶体管，具有耦接所述第一节点以接收所述控制信号的控制端、耦接所述电源端的第一端、以及耦接所述第一输出级元件于一第二节点的第二端。
3.如权利要求2所述的输出电路，其特征在于，当所述静电放电事件发生在所述输出端时，所述侦测电路根据所述电源端的电压产生所述控制信号以通过导通所述晶体管来致能所述控制电路，且所述第二节点的电压根据所述电源端的电压而处于一第一位准以导通所述第一输出级元件。
4.如权利要求3所述的输出电路，其特征在于，当所述静电放电事件发生在所述输出端时，所述电源端的电压拉高，所述侦测 电路根据在所述电源端的拉高电压来产生所述控制信号以致能所述控制电路，且被致能的所述控制电路控制所述第二节点的电压处于高电压位准而导通所述第一输出级元件。
5.如权利要求2所述的输出电路，其特征在于，所述第一预驱动器更接收一数据信号，以及当所述电源端接收一操作电压时，所述侦测电路根据所述操作电压产生所述控制信号来致能所述第一预驱动器并通过关闭所述晶体管来禁能所述控制电路，且所述被致能的所述第一预驱动器根据所述数据信号来改变所述第二节点的电压以控制所述第一输出级元件的状态。
6.如权利要求1所述的输出电路，其特征在于，所述侦测电路包括耦接于所述电源端与所述接地端之间的一低通滤波器，所述低通滤波器包括: 一电阻器，耦接于所述电源端与所述第一节点之间；以及 一电容器，耦接于所述第一节点与所述接地端之间； 其中，所述侦测电路于所述第一节点上产生所述控制信号。
7.如权利要求1所述的输出电路，更包括: 一第二预驱动器，耦接所述第一节点且接收所述控制信号，其中，当所述第二预驱动器根据所述控制信号而被致能时，所述第二预驱动器控制所述第二输出级元件的状态； 其中，当所述侦测电路侦测出所述静电放电事件发生在所述输出端时，所述第二预驱动器根据所述控制信号而被禁能。
8.如权利要求7所述的输出电路，其特征在于，所述第二预驱动器更接收一数据信号；以及当所述电源端接收所述输出电路的一操作电压时，所述侦测电路根据所述电源端的所述操作电压产生所述控制信号来致能所述第二预驱动器，且所述被致能的所述第二预驱动器根据所述数据信号来控制所述第二输出级元件的状态。
9.如权利要求1所述的输出电路，更包括: 一禁能电路，耦接所述电源端以及所述侦测电路； 其中，当所述电源端接收所述输出电路的一操作电压时，所述禁能电路禁能所述侦测电路的所述侦测操作，且根据所述操作电压来产生所述控制信号以禁能所述控制电路并致能所述第一预驱动器。
10.如权利要求9所述的输出电路，其特征在于，所述禁能电路包括: 一晶体管，具有接收一重置信号的控制端、耦接所述电源端的第一端、以及耦接所述第一节点的第二端； 其中，当所述电源端接收所述操作电压时，所述晶体管导通。
11.一种输出电路，包括: 一第一 N型晶体管，具有基极、耦接一输出端的漏极、以及耦接一接地端的源极； 一第一 P型晶体管，具有基极、耦接所述输出端的漏极、以及耦接一电源端的源极: 一电阻器，耦接于所述电压端与一第一节点之间；` 一电容器，耦接所述第一节点以及所述接地端，其中，一控制信号产生于所述第一节占.一第二 P型晶体管，具有耦接所述第一节点的基极、耦接所述电源端的源极、以及耦接所述第一N型晶体管的基极于一第二节点的漏极；以及 一第一预驱动器，耦接于所述第一节点与所述第二节点之间并用于接收所述控制信号; 其特征在于，当一静电放电事件发生在所述输出端时，所述电源端的电压拉高，所述控制信号处于一第一低位准以导通所述第二 P型晶体管，且所述第二节点的电压根据所述电源端的拉高电压而处于一第一高位准以导通所述第一 N型晶体管，且所述第一预驱动器根据具有所述第一低位准的所述控制信号而被禁能。
12.如权利要求11所述的输出电路，其特征在于，所述第一预驱动器更接收一第一数据信号，以及当所述电源端接收所述输出电路的一操作电压时，所述控制信号处于一第二高位准，以关闭所述第二 P型晶体管且致能所述第一预驱动器，且所述被致能的所述第一预驱动器根据所述第一数据信号来改变所述第二节点的电压，以控制所述第一 N型晶体管的状态。
13.如权利要求12所述的输出电路，更包括: 一第二预驱动器，耦接所述第一节点以及耦接所述第一 P型晶体管的基极于一第三节点，且接收一第二数据信号； 其中，当所述静电放电事件发生在所述输出端时，所述第二预驱动器根据具有所述第一低位准的所述控制信号而被禁能；以及 其中，当所述电源端接收所述操作电压时，所述第二预驱动器根据具有所述第二高位准的控制电压而致能，且所述被致能的所述第二预驱动器根据所述第二数据信号来改变所述第三节点的电压，以控制所述第一 P型晶体管的状态。
14.如权利要求12所述的输出电路，更包括: 一第三P型晶体管，耦接所述电源端以及所述第一节点；其中，当所述电源端接收所述操作电压时，所述第三P型晶体管导通，且所述控制信号处于所述第二高电压 位准以关闭所述第二 P型晶体管且致能所述第一预驱动器。
【文档编号】H01L27/02GK103427826SQ201310149308
【公开日】2013年12月4日 申请日期:2013年4月26日 优先权日:2012年5月3日
【发明者】陈俊吉, 许胜福 申请人:联发科技股份有限公司