双阱横向可控硅整流器的制作方法

公开的实施例涉及可控硅整流器（SCR）器件。

背景技术：
由于金属氧化物半导体（MOS）集成电路（IC）上的器件缩放缩小了器件尺寸，其引起了提高的静电放电（ESD）灵敏度。因此日益重要的是提供ESD保护电路从而保护IC上的器件和电路免受ESD相关损坏。商用IC产品的ESD稳健性一般需要比在人体模型（HBM）ESD压力中的2kV更高。当承受ESD压力过大时，理想的是芯片上ESD保护电路也具有相对小的尺寸要求，从而节省半导体（例如硅）芯片面积。例如，USB2.0器件需要低的总电容CTOT_ESD<250fF和Vhold>Vsupply的ESD保护的钳位电压（通常为5V），从而最小化对器件正常操作的干扰。小面积的“占位面积（footprint）”对于芯片上ESD保护电路也是期望的。这通常用可控硅整流器（SCR）实现，但是其特征为Vhold<Vsupply。这些相互冲突的需求一定要同时满足。

技术实现要素：
公开的实施例描述了双n阱横向可控硅整流器（LSCR），其提供了低的总电容CTOT_ESD<250fF，和相对高的Vhold>5V的保持电压，以及小的占位面积。Vhold是可调谐参数，其可以由设计设定。公开的LSCR可以实施为芯片上ESD保护电路，或独立式（stand-alone）电路。在一个实施例中，LSCR包括具有p型掺杂的半导体表面的衬底。彼此隔开的第一n阱和第二n阱在半导体表面中相距横向间隔距离。第一n+扩散区和第一p+扩散区在第一n阱中。第二n+扩散区在第二n阱中。第二p+扩散区在第一n阱和第二n阱之间，其提供到半导体表面的触点。电介质隔离在第一n+扩散区和第一p+扩散区之间，沿着第一n阱和半导体表面之间的外围，并沿着第二n阱和半导体表面之间的外围。电阻器提供第二n+扩散区和第二p+扩散区之间的耦合。本发明也公开了其上具有公开的LSCR的IC。附图说明现参考附图，其不需要等比例绘制，其中：图1是根据示例性实施例的示例LSCR的截面图。图2是根据另一个示例性实施例的示例LSCR的截面图。图3说明了根据示例性实施例的IC的高级别示图，其中可以并入公开的LSCR，从而保护IC的一个或多个端子。图4A和图4B的数据提供了传输线脉冲（TLP）ESD数据，其分别示出了根据示例性实施例的用于具有10μm和15μm的n阱间隔距离的公开的LSCR的IDUT与VDUT。具体实施方式参考附图描述了示例实施例，其中相似的参考标记用于指定类似或等价的元件。示出的行为或事件的次序不应该视为限制，因为一些行为或事件可以以不同的次序发生和/或与其它行为或事件并行发生。此外，一些示出的行为或事件可以不需要执行根据本公开的方法。图1是根据示例性实施例的示例性LSCR100的截面图。在一个实施例中，公开的LSCR可以实施为独立式电路。可替换地，公开的LSCR可以在IC上提供，其包括执行功能如数字（例如逻辑或处理器）应用或模拟应用的功能电路，其中公开的LSCR100提供用于需要ESD保护的IC的每个引脚，如下面关于图3的描述。值得注意的是，制造公开的LSCR的基本掩模和工艺一般在传统互补MOS（CMOS）工艺流中都是可用的。LSCR100包括衬底105，该衬底105具有p型掺杂的半导体表面106，如p阱、p外延或p型衬底如p+衬底的表面。衬底105可包括硅、硅锗或提供半导体表面106的其它衬底。第一n阱120和第二n阱130示出为在半导体表面106中彼此隔开横向间隔距离107。横向间隔距离107通常≥10μm。n阱120、130之间的n阱间隔距离107和n阱120、130之间的半导体表面106中的掺杂级别可以用于设计，从而设定LSCR100的骤回（snapback）之后的保持电压（Vhold）。增加n阱间隔距离107增加了Vhold。增加n阱120、130之间的半导体表面106中的掺杂水平也可提高Vhold。然而，半导体表面106中太高的掺杂水平可能导致ESD性能降低，这是因为随着半导体表面106中的掺杂水平的增加，由n阱120、130和半导体表面106形成的横向NPN双极晶体管的增益降低。半导体表面106的典型的掺杂范围是1x1016至1x1018个受体原子/cm3。第一n+扩散区121和第一p+扩散区122在第一n阱120内。第一p+扩散区122作为LSCR100的触发节点。第二n+扩散区131在第二n阱130内。第二p+扩散区142在第一n阱120和第二n阱130之间，其提供到半导体表面106的顶侧触点。虽然没有示出，但到LSCR100的各种连接的所有触点可包括其上的硅化物层。电介质隔离115示出在第一n+扩散区121和第一p+扩散区122之间，沿着第一n阱120和半导体表面106之间的外围，并沿着第二n阱130和半导体表面106之间的外围。电介质隔离115可包括沟槽隔离。沟槽隔离可包括浅沟槽隔离（STI），所述浅沟槽隔离一般用在250纳米以及更小的CMOS工艺技术节点上。模拟IC可利用LOCOS（硅的局部氧化）隔离。本发明也提供了用于将第二n+扩散区131电阻性耦合到第二p+扩散区142的电阻器116。电阻器116的电阻一般是从10千欧至200千欧，如从20千欧至80千欧。电阻器116可利用寄生的半导体表面106/衬底105的电阻。电阻器116可经设计设定衬底电阻值Rsub，其允许人们在骤回模式中调节LSCR的触发电压（Vtrigg）。在另一个实施例中，电阻器116包括薄膜电阻器，如多晶硅电阻器。公开的LSCR提供了低的总电容，通常<200pF。典型小面积LSCR是实现低电容的一个因素。电容进一步通过减小的结电容而降低，所述结电容源自浅且面积小的结，以及外围的大部分与电介质表面接合的相应扩散区（例如与沟槽隔离关联的氧化硅）。图1中标识为“PAD”的焊盘/节点表示在IC上要被保护的焊盘/节点。分离的LSCR100被提供用于IC上要被保护的每个焊盘/节点（例如，见下面描述的图3）。标识为“GND”的焊盘/节点是接地基准节点，其也是LSCR100应用中要被保护的IC上的接地基准，其示出为经由电阻器116通过由第二p+扩散区142提供的顶侧触点耦合到半导体表面106/衬底105。GND焊盘/节点提供LSCR100的阴极。如果注入器与LSCR100集成，则PAD也可作为触发节点（见下面描述的图2）。标识为“HIGHZ”的焊盘/节点表示浮动节点、高阻抗（例如接地的＞100千欧的电阻）或电容器。HIGHZ焊盘/节点提供LSCR100的阳极。LSCR100的操作大致如下。在ESD事件之后，从IC上的“PAD”注入的感应电流接通与二极管关联的垂直PNP双极晶体管（第一p+扩散区122/第一n阱120/p型半导体表面106），所述二极管包括偏置横向NPN双极晶体管（阱120/p型半导体表面106/n阱130）的第一p+扩散区122/第一n阱120。垂直PNP双极晶体管和横向NPN双极晶体管之间的正反馈导致LSCR200被触发进入其锁定状态。由于其没有到电源的DC路径，所以LSCR100提供故障安全操作。LSCR100是单向的，即其仅提供“PAD”和“GND”之间的保护。对于“GND”到“PAD”的保护（在其它方向上），可以添加简单、分离的二极管。图2是根据另一个示例性实施例的示例性LSCR200的截面图。除了其添加了第三p+扩散区143从而提供到半导体表面106的另一个顶侧触点，以及添加了连接器以在第三p+扩散区143和第一p+扩散区122之间耦合并且具有沿所述连接器的“注入器”（触发电路）139之外，LSCR200类似于图1中示出的LSCR100。注入器139可集成到LSCR200上，并可由外部电路驱动（例如在被保护的IC上）从而定制LSCR200的触发电压。注入器139可以是注入电流到p型半导体表面106/衬底105中的任何电路。注入器139的目的是通过注入电流而不是垂直PNP双极晶体管作用（第一p+扩散区122/第一n阱120/p型半导体表面106）触发LSCR200。注入器139的优点是可以实现较低的触发电压（注入器结构的功能）。注入器139的例子是RC触发的nMOS增强模式器件，其漏极连接到焊垫，且其源极连接到衬底。当ESD事件发生时，ESD事件的快速转换速率使得nMOS器件的RC电路拉高栅极电压，从而接通nMOS器件本身。引发的MOS电流注入到衬底中，其中所述电流通过GND端子收集。这将激活横向NPN双极晶体管（n阱120/p型半导体表面106/n阱130）。虽然未示出，但第一n+扩散区121也可连接到触发电路，从而定制触发电压。例如，在Boselli（同为本公开的第一署名发明人）的美国专利No.7,728,348中公开的触发元件和技术可以用于该替代实施例中。Boselli的美国专利No.7,728,348作为参考并入本申请中。图3说明了根据示例性实施例的IC300的结构的高级示图，在IC300的结构中可以并入公开的LSCR，从而保护IC的一个或多个端子。IC300包括功能电路324，其是实现并执行IC300期望功能的电路，如数字IC（例如数字信号处理器）或模拟IC（例如放大器或功率转换器）的电路。由IC300提供的功能电路的能力可以变化，例如在从简单器件到复杂器件的范围内变化。功能电路324内包含的具体功能对于公开的实施例并不重要。IC300也包括多个外部端子，功能电路324通过所述外部端子执行其功能。这些外部端子中的一些在图3中示出。应该理解，多个端子和它们的功能也可广泛变化。在图3示出的IC300的示例中，两个端子I/O操作为共用输入和输出端子，通过所述端子，功能电路324可以接收输入信号并可生成输出，这在本领域是公知的。IC300在图3中示出，其具有专用的输出端子OUT。在该示例中，电源端子VDD接收正电源电压，而提供接地端子VSS以接收参考电压，如系统接地。IC300包括在VDD和各I/O、OUT之间以及VSS和各I/O、OUT之间连接的公开的LSCR100的实例。虽然未示出，但另一个LSCR100可以连接在VDD和VSS之间。公开的实施例的优点包括具有高Vhold（例如>5V）的LSCR，其一般可设立在CMOS电路旁边，而不需添加任何额外的掩模级。公开的LSCR也提供可调谐的Vhold，如通过改变n阱120和130之间的横向间隔距离107提供而没有性能的任何显著损耗。同样，公开的实施例提供了低的总电容方案（一般<200pF）。与典型的基于骤回的nMOS方案相比，公开的LSCR提供了显著的面积节省，因为每单位面积的ESD性能一般高出3-5倍。面积的减少与每单位面积增加的性能成比例。公开的LSCR可通过修正而内置到任何标准的双二极管（DD）ESD单元中，从而提供公开的双n阱结构，用于无缝集成到DDESD单元中。此外，由于没有到电源的DC路径，所以公开的LSCR允许故障安全应用。图4A和图4B的数据提供了传输线脉冲（TLP）ESD数据，其示出了根据示例性实施例的分别用于10μm和15μm的n阱间隔距离的公开的LSCR的IDUT与VDUT以及VLeakage。图4A示出了骤回之后约5.4V的Vhold，而图4B示出了骤回之后约7.4V的Vhold，其显示Vhold可通过增加n阱间隔距离而增加。考虑到工作电压，Vhold可设计成尽可能的小，但大于工作电压，从而防止闩锁（latch-up）以及干扰被保护的IC的正常操作条件。公开的实施例可以集成到各种组装流中，从而形成各种不同的半导体集成电路（IC）器件和相关产品。半导体管芯可以包括各种在其中的元件和/或在其上的层，包括势垒层、电介质层、器件结构，包括源极区、漏极区、位线、基极、发射极、集电极、导线、导电通孔等的有源元件和无源元件。此外，半导体管芯可以从包括双极型、CMOS、BiCMOS和MEMS的各种工艺中形成。本公开涉及的领域的技术人员将意识到，许多其它实施例和实施例的变型在要求保护的本发明的范围内是可行的，且在不背离本公开的范围的情况下，对描述的实施例可以做出进一步的添加、删除、替换和修改。