高压静电保护结构的制作方法
【专利摘要】本发明公开了一种高压静电保护结构，包括：一N型LDMOS置于一硅衬底上方的N型埋层内；多晶硅栅极的右侧有源区是LDMOS的漏区，由高压N阱，P-型注入区，N-型注入区,第一P+型扩散区和第一N+型扩散区组成；第一P+扩散区以及部分场氧化区下方是P-注入区，第一N+型扩散区下方是N-注入区，P-注入区和N-注入区被高压N阱包围；多晶硅栅极的左侧有源区是此N型LDMOS的源区，由第二N+型扩散区组成，与第二N+扩散区相隔第三场氧化区有第二P+扩散区；漏区的N+型扩散区连接ESD进入端，源区的第二N+型扩散区、第二P+型扩散区和多晶硅栅极一并接地。本发明能提高高压静电保护结构的均匀导通能力，能提高骤回电压防止闩锁效应的发生。
【专利说明】高压静电保护结构
【技术领域】
[0001]本发明涉及半导体制造领域，特别是涉及用于静电保护的高压静电保护结构。
【背景技术】
[0002]静电放电(ESD)对于电子产品的伤害一直是不易解决的问题，对于高压工艺来说，静电保护器件不仅需要满足耐压要大于电源电压的要求，其静电触发电压还需要小于被保护器件的损坏电压才可以。如图1所示，一种现有用于静电保护的高压NLDMOS结构在静电发生下，ESD正电荷从输出入焊垫进入此结构漏极后，抬高N-扩散区的电位，发生雪崩击穿，击穿电流通过P阱中的P+扩散区引出，同时抬高P阱的电位，导致此结构中的寄生三极管导通。该三极管是由漏极N-型扩散区、源极的N+扩散区以及其沟道下的高压P阱组成的横向三极管。此三极管开启主要是靠N-扩散区与高压P阱之间的结击穿来触发，这样的触发电压一般比较高，骤回电压很低，且不易调节，容易触发闩锁效应。
【发明内容】
[0003]本发明要解决的技术问题是提供一种与现有高压NLDMOS (横向扩散金属场效应管)结构相比较不易触发闩锁效应的高压静电保护结构。
[0004]为解决上述技术问题，本发明的高压静电保护结构，包括:一 N型LDMOS整体置于一娃衬底上方的N型埋层内；
[0005]多晶硅栅极右侧的有源区是所述LDMOS的漏区，所述漏区包括第一 P+扩散区以及位于其下方的P-注入区，第一 N+扩散区以及位于其下方的N-注入区，第一 P+扩散区和第一N+扩散区相邻，P-注入区和N-注入区相邻；第一 N+扩散区远离多晶硅栅极的一侧具有第一场氧区，第一 P+扩散区靠近多晶硅栅极的一侧具有第二场氧区；
[0006]多晶硅栅极左侧的有源区是N型LDMOS的源区，所述源区包括第二 N+扩散区，第二N+扩散区远离多晶硅栅极一侧具有第三场氧区，第二 P+扩散区远离多晶硅栅极一侧具有第四场氧区；
[0007]P-注入区和N-注入区被高压N阱包围，第二 P+扩散区和第二 N+扩散区被高压P阱包围；多晶硅栅极位于高压P阱、高压N阱和N型埋层上方；
[0008]第一 N+扩散区连接ESD输入端，第二 N+扩散区、第二 P+扩散区和多晶硅栅极一并接地。
[0009]其中，第一 N+扩散区全部位于N-注入区上方，第一场氧区部分位于N-注入区上方，部分位于N型埋层上方。
[0010]其中，第一 P+扩散区全部位于P-注入区上方，第二场氧区部分位于P-注入区上方，部分位于高压N讲上方。
[0011]当有静电从漏极进入时，通过漏极高压N阱、源极的第二 N+扩散区以及其沟道下的高压P阱组成的寄生三极管开启来泄放。相对于现有的LDMOS结构(如图1所示)，本发明的结构在漏端增加了第一 P+扩撒区和P-注入区，使得寄生三极管开启后的电流分布远离了易导致失效的场氧化区的鸟嘴区域，保证了 LDMOS器件的静电泄放能力的提升。另外，由于第一 P+扩撒区和P-注入区的增加，使得LDMOS在发生骤回时，即漏极的η—η+ 二极管的击穿发生时，其等效三极管的基区宽度和浓度相对于通常的LDMOS来说更宽更浓，这样导致此时的三极管的放大倍数(Beta)变小，因此其骤回电压也会相应提高。
[0012]这样的改动既有利于LDMOS在多指状排列下的均匀导通能力，也有利于提高骤回电压来防止闩锁效应的发生，以此提高本发明整体的静电和闩锁的防护能力。本发明的结构可运用于B⑶工艺的高压端口的静电保护应用上。
【专利附图】
【附图说明】
[0013]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:
[0014]图1是一种现有静电保护的高压NLDMOS结构。
[0015]图2是本发明一实施例的结构示意图。
[0016]附图标记说明
[0017]I?4是第一场氧区?第四场氧区
[0018]5是第一 N+扩散区
[0019]6是第一 P+扩撒区
[0020]7是P-注入区
[0021]8是N-注入区
[0022]9是高压N阱
[0023]10是N型埋层
[0024]11是硅衬底
[0025]12是第二 N+扩散区
[0026]13是第二 P+扩散区
[0027]14是高压P阱
[0028]15是多晶硅栅极
[0029]E是静电端
[0030]G 是地
【具体实施方式】
[0031]本发明一实施例包括:一 N型LDMOS整体置于一娃衬底11上方的N型埋层10内；多晶硅栅极15右侧的有源区是所述LDMOS的漏区，所述漏区包括第一 P+扩散区5以及位于其下方的P-注入区7，第一 N+扩散区6以及位于其下方的N-注入区8，第一 P+扩散区5和第一 N+扩散区6相邻，P-注入区7和N-注入区8相邻；第一 N+扩散区6远离多晶娃栅极15的一侧具有第一场氧区I，第一 P+扩散区5靠近多晶硅栅极15的一侧具有第二场氧区2;
[0032]多晶硅栅极15左侧的有源区是N型LDMOS的源区，所述源区包括第二 N+扩散区12，第二 N+扩散区12远离多晶硅栅15极一侧具有第三场氧区3，第二 P+扩散区13远离多晶硅栅极15 —侧具有第四场氧区4 ；
[0033]P-注入区7和N-注入区8被高压N阱9包围，第二 P+扩散区12和第二 N+扩散区13被高压P阱14包围；多晶硅栅极15位于高压P阱14、高压N阱9和N型埋层10上方；
[0034]第一 N+扩散区6连接ESD输入端E，第二 N+扩散区12、第二 P+扩散区13和多晶硅栅极15 —并接地G。
[0035]第一场氧区I的厚度大于第一 N+扩散区厚度6，第一 N+扩散区6全部位于N-注入区8上方，第一场氧区I部分位于N-注入区8上方，部分位于N型埋层10上方。
[0036]第二场氧区2的厚度大于第一 P+扩散区厚度5，第一 P+扩散区5全部位于P-注入区7上方，第二场氧区2部分位于P-注入区7上方，部分位于高压N阱10上方。
[0037]以上通过【具体实施方式】和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种高压静电保护结构，其特征是，包括:一 N型LDMOS整体置于一硅衬底上方的N型埋层内； 多晶硅栅极右侧的有源区是所述LDMOS的漏区，所述漏区包括第一P+扩散区以及位于其下方的P-注入区，第一 N+扩散区以及位于其下方的N-注入区，第一 P+扩散区和第一 N+扩散区相邻，P-注入区和N-注入区相邻；第一 N+扩散区远离多晶硅栅极的一侧具有第一场氧区，第一 P+扩散区靠近多晶硅栅极的一侧具有第二场氧区； 多晶硅栅极左侧的有源区是N型LDMOS的源区，所述源区包括第二 N+扩散区，第二 N+扩散区远离多晶硅栅极一侧具有第三场氧区，第二 P+扩散区远离多晶硅栅极一侧具有第四场氧区； P-注入区和N-注入区被高压N阱包围，第二 P+扩散区和第二 N+扩散区被高压P阱包围；多晶硅栅极位于高压P阱、高压N阱和N型埋层上方； 第一 N+扩散区连接ESD输入端，第二 N+扩散区、第二 P+扩散区和多晶硅栅极一并接地。
2.如权利要求1所述的高压静电保护结构，其特征是:第一N+扩散区全部位于N-注入区上方，第一场氧区部分位于N-注入区上方，部分位于N型埋层上方。
3.如权利要求1所述的高压静电保护结构，其特征是:第一P+扩散区全部位于P-注入区上方，第二场氧区部分位于P-注入区上方，部分位于高压N阱上方。
【文档编号】H01L29/78GK104282665SQ201310294138
【公开日】2015年1月14日 申请日期:2013年7月12日 优先权日:2013年7月12日
【发明者】苏庆, 邓樟鹏, 苗彬彬, 张强 申请人:上海华虹宏力半导体制造有限公司