用于形成半导体器件的方法
【专利摘要】本发明提供了一种用于形成半导体器件的方法。该方法包括提供晶圆堆叠，该晶圆堆叠具有主水平表面、相对表面、埋入介电层、从埋入介电层向主水平表面延伸的半导体晶圆、和从埋入介电层向相对表面延伸的处理晶圆；将深垂直沟槽刻蚀进半导体晶圆中至少到达埋入介电层，其中，埋入介电层被用作刻蚀停止；形成垂直晶体管结构，包括在半导体晶圆中形成第一掺杂区；在主水平表面上形成与第一掺杂区欧姆接触的第一金属化层；去除处理晶圆以暴露出埋入介电层；以及掩蔽刻蚀埋入介电层，以在与主水平表面相对的后表面上部分暴露出半导体晶圆。
【专利说明】用于形成半导体器件的方法
[0001]优先权要求
[0002]本申请要求于2012年7月12日提交的题为“A method for forming asemiconductor device”的美国专利申请第13/547，339号的优先权,将所述申请整体结合
于此供参考。
【技术领域】
[0003]本说明书总体上涉及用于形成半导体器件的方法，具体地，涉及用于采用半导体衬底形成半导体晶体管的方法，该半导体衬底在该半导体衬底的第一表面与第二表面之间具有通孔区，以用于连接半导体晶体管的控制电极。
【背景技术】
[0004]现代器件在汽车、消费和工业应用(诸如计算机技术、移动通信技术、转换电能和驱动电动机或者电机)中的许多功能均依赖半导体器件，特别是半导体晶体管，诸如场效应晶体管(FET)，例如，功率MOSFET (金属氧化物半导体场效应晶体管)。
[0005]在许多应用中，使用在半导体衬底的前侧具有源极金属化层和栅极金属化层以及在半导体衬底的后侧具有漏极金属化层的垂直M0SFET。然而，存在有希望MOSFET的源极金属化层位于其半导体衬底的前侧、而栅极金属化层和漏极金属化层位于半导体衬底的后侧的应用。由于MOSFET可用其前侧颠倒焊接(源极金属化层向下对准)到简单引线框，所以这种器件在以下被称为源极向下(source-dowrOMOSFET。由此，用于分段引线框的附加成本可被避免。此外，通过靠近沟道区的源极金属化层，源极向下MOSFET可被部分有效冷却。此夕卜，在源极金属化层在操作期间处于基准电位(通常处于接地)的应用中，可不需要源极向下MOSFET的进一步绝缘。这使得源极向下MOSFET特别有益于汽车应用，在该汽车应用中，MOSFET的源极金属化层被焊接到或胶合到的引线框可被简单安装(mount,固定)或连接到处于接地电位的底盘。
[0006]对于源极向下M0SFET，穿过半导体衬底的导电通孔通常被形成为连接MOSFET的栅极金属化层和栅电极。此外，经常希望足够可靠的电绝缘区域(例如，热氧化物)位于半导体衬底的顶侧和底侧，尤其对于功率半导体器件。然而，足够可靠的绝缘热氧化物的形成通常需要较高的温度，并因此对制造施加限制。因此，这种器件的制造经常是复杂的和/或昂贵的。
【发明内容】
[0007]根据一种实施方式，提供了一种用于形成半导体器件的方法。该方法包括:提供晶圆堆叠，所述晶圆堆叠具有主水平表面、相对表面、埋入介电层、从所述埋入介电层向所述主水平表面延伸的半导体晶圆、和从所述埋入介电层向所述相对表面延伸的处理晶圆；将深垂直沟槽刻蚀进所述半导体晶圆中至少到达所述埋入介电层，其中，所述埋入介电层被用作刻蚀停止；形成垂直晶体管结构，包括在所述半导体晶圆中形成第一掺杂区；在所述主水平表面上形成与所述第一掺杂区欧姆接触的第一金属化层；去除所述处理晶圆以暴露出所述埋入介电层；以及掩蔽(marked)刻蚀所述埋入介电层，以在与所述主水平表面相对的后表面上部分暴露出所述半导体晶圆。
[0008]根据一种实施方式，提供了一种用于形成半导体器件的方法。该方法包括:提供半导体衬底，所述半导体衬底具有主水平表面、相对表面和介电区，所述介电区至少部分被布置在所述半导体衬底中，并与所述主水平表面和所述相对表面间隔开；使用所述介电区作为刻蚀停止，将深垂直沟槽从所述主水平表面刻蚀进所述半导体衬底中；形成垂直晶体管结构，包括在所述半导体衬底中形成第一掺杂区；在所述主水平表面上形成与所述第一掺杂区欧姆接触的第一金属化层；处理所述相对表面以暴露出所述介电区；以及在所述介电区中形成至少一个开孔。
[0009]根据一种实施方式，提供了一种用于形成半导体器件的方法。该方法包括:提供半导体晶圆堆叠，所述半导体晶圆堆叠包括具有主水平表面的第一半导体晶圆、具有相对表面的第二半导体晶圆、和被布置在所述第一半导体晶圆与所述第二半导体晶圆之间的埋入介电层；使用所述埋入介电层作为停止区，将深垂直沟槽从所述主水平表面刻蚀到所述埋入介电层；在所述深垂直沟槽的侧壁上形成绝缘层；在所述主水平表面上形成第一金属化层；将所述半导体晶圆的所述相对表面变薄为至少靠近所述埋入介电层；使所述埋入介电层凹陷，以在被布置为与所述主水平表面相对的后侧上部分暴露出所述第一半导体晶圆；以及在所述后侧上形成控制金属化层，使得低欧姆电流路径在所述主水平表面与所述控制金属化层之间形成，所述低欧姆电流路径至少部分沿所述绝缘层延伸。
[0010]本领域技术人员在阅读以下详细描述和在观看附图之后将认识到其他特征和优势。
【专利附图】
【附图说明】
[0011]所包括的附图提供了对实施方式的进一步理解，且被结合在本说明书中并构成本说明书的一部分。附图示出了实施方式并与描述一起用来解释实施方式的原理。将很容易理解其他实施方式和实施方式的许多预期优势，因为它们参照以下详细描述将变得更好理解。附图中的元件不一定相对于彼此成比例。相似的附图标记指代相应的类似部分。
[0012]图1至图22以垂直剖面示意性示出了根据一种或多种实施方式的制造半导体器件的工艺。
[0013]图23至图25以垂直剖面示意性示出了根据一种或多种实施方式的制造半导体器件的工艺。
[0014]图26至图32以垂直剖面示意性示出了根据一种或多种实施方式的半导体器件在垂直剖面上的制造工艺。
[0015]图33以垂直剖面示意性示出了根据一种或多种实施方式的半导体器件。
[0016]图34至图37以垂直剖面示意性示出了根据一种或多种实施方式的半导体器件在垂直剖面上的制造工艺。
【具体实施方式】
[0017]在以下详细描述中，对形成其一部分的附图进行参照，且在该附图中，通过说明的方式来示出可以实践本发明的【具体实施方式】。在这方面，空间性相关术语，诸如“顶部”、“底部”、“前侧”、“后侧”、“前部”、“尾部”、“在…之下”、“在…下面”、“低于”、“在…之上”、“高于”等，参照所描述的附图的取向来使用。这些术语是为了便于描述而用于说明一个元件相对于第二元件的位置。由于实施方式的部件可被定位在多个不同取向上，所以空间相关术语被用于说明的目的且不以任何方式限定。这些术语旨在包括除了那些图中所示方向之外的该装置的所有不同方向。此外，诸如“第一”、“第二”等的术语也用于描述各种元件、区域、部分等，且不意味着限定。将理解，其他实施方式可被利用，且结构或逻辑改变可在不背离本发明的范围的情况下做出。因此，以下详细描述并不在限定意义上被考虑，且本发明的范围由所附权利要求来限定。
[0018]如本文所使用，术语“具有(having)”、“包含(containing)”、“包括(including)”、“由…构成(comprising)”等是指出存在所述元件或特征,但不排除其他元件或特征的开放式术语。冠词“一个”、“一种”和“该”旨在包括复数以及单数，除非上下文另有明确说明。
[0019]现将详细参照各种实施方式，其一个或多个实例在附图中被示出。每个实例均通过说明的方式来提供，且不意味着对本发明的限定。例如，被示出或描述为一种实施方式的一部分的特征可在其他实施方式上被使用或与其他实施方式结合来使用，以产生另一的实施方式。这旨在使本发明包括这种修改和变形。使用不应被解释为限定所附权利要求的范围的具体语言来描述实例。附图未按比例绘制且仅用于说明的目的 。为清晰起见，若不以其他方式表述，则相同元件或制造步骤在不同附图中由相同附图标记来指示。此外，将于2010年7月14日提交的美国专利申请第12/836，422号、于2010年12月10日提交的美国专利申请第12/964,865号、以及于2011年4月18日提交的美国专利申请第13/088，555号整体上结合于此供参考。
[0020]如本说明书中所用的术语“水平的”旨在描述基本平行于半导体衬底或主体的第一或主水平表面的取向。这可以是例如晶圆或芯片的表面。
[0021]如本说明书中所用的术语“垂直的”旨在描述被布置为基本垂直于第一表面的取向，即与半导体衬底或主体的第一表面的法线方向平行的取向。
[0022]在本说明书中，η掺杂被称为第一导电类型，而P掺杂被称为第二导电类型。可替代地，半导体器件可利用相反的掺杂关系来形成，使得第一导电类型可以是P掺杂且第二导电类型可以是η掺杂。此外，一些附图通过在掺杂类型之后标注或“+”来示出相对掺杂浓度。例如，“η_”是指小于“η”掺杂区的掺杂浓度的掺杂浓度，而“η+”掺杂区具有大于“η”掺杂区的掺杂浓度。然而，指示相对掺杂浓度不意味着相同相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度，除非以其他方式表述。例如，两个不同的η+掺杂区可具有不同的绝对掺杂浓度。这也适用于例如η+掺杂或P+掺杂区。
[0023]本说明书中描述的【具体实施方式】属于但不限于半导体器件以及由此的制造方法，具体是三种终端半导体晶体管，诸如MOSFET、IGBT (绝缘栅双极型晶体管)和BJT (双极结型晶体管)。半导体器件通常是垂直功率半导体器件。
[0024]如本说明书中所使用的术语“功率半导体器件”旨在描述在具有高电压和/或高电流切换能力的单芯片上的半导体器件。换言之，功率半导体器件旨在用于通常在安培范围内的高电流和/或高于10V、更通常高于20V的电压。[0025]在本说明书的上下文中，术语“欧姆接触”旨在描述在穿过半导体器件的半导体器件的两个区域、部分或部件之间、或在一个或多个器件的不同电极之间、或者在半导体器件的电极或金属化层与部分或部件之间具有欧姆电连接或欧姆电流路径。
[0026]在本说明书的上下文中，术语“金属化层”旨在描述具有关于导电性的金属或近金属性质的区域或层。金属化层可与半导体区接触以形成半导体器件的电极、衬垫和/或端子。金属化层可由金属(诸如Al、Cu、W、T1、Au、Ag、N1、V、Sn和Co)制成，但也可由具有关于导电性的金属或近金属性质的材料制成，诸如高掺杂的η型或P型多晶硅、TiN或导电硅化物(诸如WSi2)。金属化层也可包括不同的导电材料，例如，这些材料的堆叠。
[0027] 在下文中，属于半导体器件的实施方式主要针对硅(Si)半导体器件来说明。因此，单晶半导体区或层通常是单晶Si区或Si层。然而，应理解，半导体主体可由适于制造半导体器件的任何半导体材料制成。这些实例包括示例性半导体材料，诸如硅(Si)或锗(Ge)、IV族化合物半导体材料(诸如碳化娃(SiC)或娃锗(SiGe))、二元、三元或四元II1-V族半导体材料(诸如氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、铟镓磷化物(InGaP)、铝镓氮化物(AlGaN)、铝铟氮化物(AlInN)、铟镓氮化物(InGaN)、铝镓铟氮化物(AlGaInN)或铟镓砷磷化物(InGaAsP))、以及二元或三元I1-VI族半导体材料(诸如碲化镉(CdTe)和碲镉汞化物(HgCdTe))，仅举几例。上述提到的半导体材料也被称为同质结半导体材料。当结合两种不同半导体材料时，形成异质结半导体材料。异质结半导体材料的实例包括但不限于，铝镓氮化物(AlGaN)-铝镓铟氮化物(AlGalnN)、铟镓氮化物(InGaN)-铝镓铟氮化物(AlGalnN)、铟镓氮化物(InGaN)-氮化镓(GaN)、铝镓氮化物(AlGaN)-氮化镓(GaN)、铟镓氮化物(InGaN)-铝镓氮化物(AlGaN)、硅-碳化硅(SixC1J和硅-SiGe异质结半导体材料。对于功率半导体应用，当前主要使用S1、SiC、GaAs和GaN材料。若半导体主体分别包括具有高击穿电压和高临界雪崩场强的宽带隙材料，诸如SiC或GaN，则相应的半导体区的掺杂可被选择为更高，这减小了导通电阻R?。此外，通过宽带隙材料中形成的pn结的漏电流经常是可忽略的。如在本说明书中使用的术语“宽带隙半导体材料”旨在描述具有约至少两个电子伏(eV)的电子带隙的半导体材料。
[0028]参照图1至图22，以相应的垂直剖面来示出根据几种实施方式的用于形成半导体器件100的方法。这些附图示出了在具体方法处理期间或之后穿过半导体衬底的垂直剖面。在第一处理中，提供了具有第一水平表面151和相对表面161的第一半导体晶圆101或第一半导体衬底101。在下文中，相对表面161也被称为第二水平表面。第一半导体晶圆101可由任何合适半导体材料(诸如Si或GaN或者SiC)制成。通常，第一半导体晶圆101包括第一半导体层I。在图1所示的示例性实施方式中，第一半导体层I在第一水平表面151与第二水平表面161之间延伸。如图1中所示，第一半导体层I可具有第一导电类型并被重掺杂(n+型)。在该实施方式中，第一半导体层I的一部分后续通常形成垂直η沟道MOSFET的漏极接触区或垂直npn-BJT的集电极区。
[0029]可替代地，第一半导体层I具有第二导电类型并被重掺杂(P+型)。因此，第一半导体层I的一部分例如后续可形成垂直η沟道IGBT的集电极区。
[0030]之后，介电区8在第一水平表面151上形成。介电区8通常包括Si02。在图2所示的示例性实施方式中，介电区8由硅的局部氧化形成，并因此形成LOCOS区(硅的局部氧化)。该工艺可包括SiO2的化学气相淀积(CVD)或热氧化，从而在第一水平表面151上形成薄衬垫氧化物，之后在该薄衬垫氧化物上CVD淀积Si3N4 (氮化硅)层，并将Si3N4层掩膜刻蚀以形成氮化物掩膜。之后，LOCOS区8可通过热生长工艺和去除氮化物掩膜来形成。为清楚起见，薄衬垫氧化物和氮化物掩膜未在图2中示出。
[0031]之后，第一半导体晶圆101通常在第一水平表面151上例如用CMP工艺(化学机械抛光)或机械抛光工艺来平坦化。CMP工艺也可用来去除薄衬垫氧化物和氮化物掩膜。作为结果的半导体晶圆101在图3中被示出。
[0032]可替代地，介电区8可通过从主水平表面151向半导体晶圆101中刻蚀浅沟槽15、并通过例如用CVD工艺淀积SiO2和/或热氧化填充浅沟槽15来形成。这产生如图4中所示的半导体晶圆101。根据其粗糙度，第一水平表面151可在形成介电区8之后被进一步平坦化。
[0033]此外，介电区8可通过将参照图4与图2和图3分别所示的工艺相结合来形成。例如，浅沟槽可在用于形成LOCOS区的热生长工艺之前通过氮化物掩膜来刻蚀。
[0034]根据一种实施方式，介电区8被形成为不同介电层8a和8b的堆叠,如图5中所不。例如，氮化硅区8a或氮氧化硅区(SiOxNy)Sa可在浅沟槽15的底部和侧壁上形成，且剩余的浅沟槽15被填充有Si028b。随后，从第一水平表面151去除剩余材料。然而，浅沟槽15的底部以及可选的浅沟槽15的侧壁也可以首先例如通过热氧化用SiO2覆盖，且剩余浅沟槽15采用Si3N4或SiOxNy来填充。介电区8也可被形成为包括三个层SiO2-Si3N4-SiO2堆叠的ONO介电区。
[0035]介电区8可被形成为使得它具有低缺陷密度并因此具有高介电击穿强度。介电区8可例如具有至少lMV/cm的击穿强度。因此，介电区8后续可在最终器件的操作期间于源极与漏极电压之间形成充分可靠的绝缘区的一部分。
[0036]在制造期间，介电区8可在形成深垂直沟槽的工艺中形成刻蚀停止，以及可形成用于使衬底(例如，在半导体晶圆101与处理晶圆(the handling wafer)之间形成的晶圆堆叠)变薄的停止区。如下文更详细说明，深垂直沟槽可被刻蚀到介电区8的第一水平表面81，且处理晶圆通常被变薄为或稍低于介电区8的第二水平表面82。不同介电区8a、8b的堆叠的使用可促进形成深沟槽和使衬底变薄。
[0037]此外，同等深度延伸进半导体晶圆101的至少两个横向间隔开的介电区8可如图中所示被形成。至少两个间隔开的介电区8中的每一个均可形成刻蚀停止，以用于形成相应的深垂直沟槽。然而，在所示的垂直剖面中被间隔开的两个介电区8也可单独连接，例如被形成为封闭圈或环。
[0038]附图仅表示一种通常剖面示图。穿过半导体器件的其他剖面示图可以是相似的，例如当所示的半导体区或层、介电区或层以及金属化层在垂直于所示剖面的方向上基本上是杆形时。然而，所示的半导体区或层、介电区或层和金属化层中的至少一些也可以基本上是盘形或环形的。
[0039]通常，半导体晶圆101的第一水平表面151的粗糙度和/或第一水平表面151的台阶高度低于约25nm，以便于晶圆键合。除了在形成介电区8之后的CMP工艺之外或者可替代地，多晶或非晶硅层可在第一水平表面151上被淀积并抛光，以减小表面粗糙度和/或台阶高度。根据在形成介电区8之后的第一水平表面151的粗糙度，可选的平坦化工艺也可省略。[0040]根据待制造的半导体器件和/或其规范，半导体晶圆101也可包括两个或更多水平延伸的半导体层，如参照图6和图7所示。例如，介电区8可在被布置在n-型第二半导体层2上的η+型第一半导体层I中被形成，该η—型第二半导体层2的一部分后续可形成漂移区的一部分。该半导体结构在图6中被示出。
[0041]介电区8也可在被布置在η+型第二半导体层2上的P+型第一半导体层I中形成，该η+型第二半导体层2被布置在η_型第三半导体层7上。该半导体结构在图7中被示出且可被用来制造IGBT。第一半导体层I和第二半导体层2可通过在介电区8的形成之前或之后的注入和退火来形成。可替代地，第一半导体层I和第二半导体层2通过在形成介电区8之前的外延来形成。
[0042]之后，薄氧化硅层9可在第一水平表面151上形成以促进晶圆键合。在图8中所示的示例性实施方式中，薄氧化硅层9在可选的多晶硅层3上形成。可选的多晶硅层3在第一水平表面151上形成，且可被抛光以进一步减小表面粗糙度。[0043]参照图9，提供了形成处理晶圆201的第二半导体晶圆201。第二晶圆201可具有在第二晶圆201的第二水平表面261与相对表面251之间延伸的半导体层210。第二薄氧化硅层29可被形成到第二水平表面261上以促进氧化物到氧化物的晶圆键合。如图9中所示，第一半导体晶圆101可被颠倒或上侧向下反转，使得第一半导体晶圆101的第一水平表面151和第二半导体晶圆201的第二水平表面261被面对面布置。处理晶圆201可包括与第一晶圆相同的半导体材料。可替代地，它可包括不同的材料，诸如不同的半导体材料。处理晶圆201也可以是绝缘的晶圆(诸如玻璃)或者甚至是金属晶圆。
[0044]之后，晶圆堆叠150通过第一半导体晶圆101与第二半导体晶圆201的晶圆键合(通常由氧化物到氧化物键合)来形成，使得介电区8被完全嵌入在晶圆堆叠150中。这在图10中被示出。
[0045]在其他实施方式中，第二半导体晶圆201的水平延伸小于第一半导体晶圆101的水平延伸，且被晶圆键合到第一半导体晶圆101，使得介电区8仅部分嵌入在晶圆堆叠中。
[0046]第一薄氧化硅层9和第二薄氧化硅层29中的至少一个仅可选地用于晶圆键合。例如，第二半导体晶圆201可被设置为没有第二薄氧化硅层29。因此，晶圆堆叠150可通过将第一薄氧化硅层9阳极键合到第二半导体晶圆201的半导体层210来形成。
[0047]在晶圆键合之后，晶圆堆叠150的第一半导体晶圆101可例如采用进一步的机械抛光工艺、CMP工艺或刻蚀工艺或者这些工艺的组合而被适当变薄。
[0048]之后，通常具有第一导电类型(η_型)的外延层5可在晶圆堆叠150的第一半导体晶圆101上形成。由晶圆堆叠150和被布置在晶圆堆叠150的第一半导体晶圆101上的外延层5形成的作为结果的半导体衬底250在图11中被示出。半导体衬底250具有主水平表面171和相对表面251。主水平表面171可由第一半导体晶圆101的相对表面形成,或者如图11中所不，由外延层5的表面形成。半导体衬底250的相对表面251可由晶圆堆叠150的第二半导体晶圆201的相对表面形成。
[0049]当第一半导体晶圆101已包括另一半导体层时，如图6中所示，形成外延层5的工艺也可省略。在该实施方式中，半导体衬底250的主水平表面可由第一半导体晶圆101的第一水平表面161形成。
[0050]参照图1至图11所说明的工艺也可被描述为提供半导体衬底250的单一工艺，该半导体衬底250具有主水平表面171、相对表面251和介电区8，该介电区8被布置在半导体衬底250中且与主水平表面171和相对表面251间隔开。在下文中，介电区8也被称为埋入介电区。
[0051]可替代地，当介电区8在晶圆键合之前被形成在第二半导体晶圆201的第二水平表面261上时，可形成与图11中所示的相似的半导体衬底。此外，相应的介电区8可在晶圆键合之前被形成在第一半导体晶圆101的第一水平表面151和第二半导体晶圆201的第二水平表面261上。
[0052]参照图12，在半导体衬底250中使用介电区8作为刻蚀停止，从主水平表面171和/或穿过主水平表面171刻蚀一个或多个深垂直沟槽17、18。由此，深垂直沟槽17、18被刻蚀到相应的介电区8的第一水平表面81。一个或多个深垂直沟槽17、18可垂直延伸几μπι直到约10 μ m或直到约50 μ m或者直到约150 μ m而进入半导体衬底250中。深垂直沟槽
17、18—般可在垂直方向上延伸。然而，深垂直沟槽17、18也可相对于主水平表面171倾斜，使得在沟槽17、18的侧壁与主水平表面171之间的角度可能不同于90°。此外，沟槽宽度可随着深度而减小或者可随着深度而增加。此外，深垂直沟槽17、18的侧壁也可向相同方向倾斜，且沟槽宽度例如随着沟槽深度而恒定。另外，深垂直沟槽17、18倾斜的方向例如可在半导体衬底250上变化。
[0053]之后，深垂直沟槽17、18的侧壁可绝缘。在图13中所示的示例性实施方式中，深垂直沟槽17、18的侧壁均采用形成相应的绝缘层21的相同的介电材料(通常采用SiO2)来绝缘。绝缘层21可由热氧化或由CVD工艺形成。代替氧化物，任何其他类型的绝缘或介电材料均可被用于形成绝缘层21，如氮化物、氧化铝(Al2O3)或低k电介质。此外，绝缘层21可被形成为复合层，该复合层包括一个被布置在另一个上方的两层或更多层绝缘材料。
[0054]根据一种实施方式，深垂直沟槽17、18仅被刻蚀到靠近相应的介电区8的第一水平表面81。在相应的介电区8的第一水平表面81上的剩余半导体材料可例如在形成绝缘层21期间通过热氧化来氧化。
[0055]根据一种实施方式，用于刻蚀深垂直沟槽17、18的沟槽刻蚀掩膜，例如Si3N4或氧化物掩膜，也被用作用于形成绝缘层21并随后仅被去除的掩膜。
[0056]根据一种实施方式，绝缘层21被布置在深垂直沟槽17、18的侧壁上且邻近相应的绝缘区8。例如，绝缘区8和绝缘层21由热氧化形成，从而提供了沟槽内部与相邻半导体区
1、5的非常好的电绝缘。由此，在最终半导体器件的操作期间，深垂直沟槽的内部可处于与相邻半导体区1、5不同的电位上。此外，在最终半导体器件的操作期间，彼此由深垂直沟槽17,18隔开的半导体区1、5的不同部分可处于不同的电位上。
[0057]之后，深垂直沟槽17、18通常被填充。在图14中所示的示例性实施方式中，左深垂直沟槽17采用第一材料22填充，且右深垂直沟槽18采用第二材料23填充。
[0058]根据一种实施方式，第二填充材料23是导电材料，如掺杂的非晶或多晶半导体材料，诸如多晶硅(多晶Si)、金属(例如Cu)、硅化物或碳或者这些材料的堆叠。在右深垂直沟槽18中的第二填充材料23后续形成通孔区的导电栓，以用于将控制电极连接到控制金属化层，例如栅极金属化层。
[0059]第一填充材料22通常是绝缘材料，使得深垂直沟槽17完全采用绝缘材料填充。然而，深垂直沟槽17也可包括空隙。第一和第二填充材料22、23通常也在主水平表面171上(例如，在沟槽刻蚀掩膜上)淀积。在填充深垂直沟槽17、18之后，在主水平表面171上淀积的第一和第二填充材料22、23的一部分、沟槽刻蚀掩膜、以及用于在填充其他深垂直沟槽17、18期间掩蔽深垂直沟槽17、18中的一个的其他掩膜的任何剩余层通常从主水平表面171被去除。
[0060]在其他实施方式中，深垂直沟槽17、18均采用相同填充材料(例如，采用导电填充材料)来填充。
[0061 ] 之后，通常具有第二导电类型(P型)的第一掺杂区4接近主水平表面171而在半导体衬底250中形成。在图15中所示的示例性实施方式中，第一掺杂区4在半导体衬底250的有源区中形成。此外，第一导电类型的第二掺杂区70通常在第一掺杂区4中形成。第一和第二掺杂区4、70可通过合适掺杂剂的注入和随后的激活或驱入工艺来形成。第一掺杂区4和一部分第二掺杂区70通常分别形成垂直晶体管结构120的体区和源极区。
[0062]之后，浅垂直沟槽19、19a可从主水平表面171穿过第一和第二掺杂区4、20且至少部分进入外延层5的相邻部分5a来形成。外延层5的部分5a可形成垂直晶体管结构120的漂移区。在下文中，部分5a也被称为第四掺杂区。
[0063]之后，浅沟槽19、19a可例如利用SiO2绝缘以形成栅极介电区62。栅极介电区62可由热氧化形成或由淀积形成，该淀积也使用用于刻蚀浅沟槽19、19a的掩膜作为掩膜。此外，栅极介电区62可被形成为堆叠介电层，例如，ONO层。此外，栅极介电区62可在浅沟槽19、19a的底部被适当增厚。
[0064]之后，浅沟槽19、19a可采用导电材料(例如，高掺杂多晶Si)来填充，以形成垂直晶体管结构120的栅电极61。这可通过淀积和使用可选的刻蚀掩膜对多晶Si的回刻来获得，该可选的刻蚀掩膜用于回刻所淀积的多晶Si以在主水平表面171上的薄热氧化层(未示出)上定义平面多接触区，该薄热氧化层在用于形成栅极介电区62的热氧化期间已形成。可替代地，另一 CMP工艺可在多晶Si的淀积之后被使用。在去除用于形成浅沟槽19、19a和第一和第二掺杂区4、70的任何掩膜之后，作为结果的半导体衬底250在图16中被示出。
[0065]第一和第二掺杂区4、20也可在形成浅沟槽19、19a和栅极介电区62之后被形成。在通过注入和驱入工艺形成第一和第二掺杂区4、20期间和/或在形成栅电极61期间，薄热氧化层通常保留在主水平表面171上。后续，在第一和第二掺杂区4、20上的薄热氧化层至少部分被去除，以暴露出第一和第二掺杂区4、20用于后续的接触。
[0066]在图16所示的垂直剖面中，最右浅沟槽19a不邻近第二掺杂区。这是因为在该浅沟槽19a中到栅电极61的栅极布线后续在该剖面中形成，如参照图18更详细说明。然而，浅沟槽19、19a通常延伸到垂直于图16所示的垂直剖面的方向上。在另一垂直剖面中，浅沟槽19a通常也邻近相应的第二掺杂区。因此，在最右浅沟槽19a中的栅电极61也可作为垂直晶体管结构120的控制电极来操作。栅电极61和邻近的栅极介电区62，即绝缘栅电极61、62，形成垂直晶体管结构120的控制结构。垂直晶体管结构120可包括例如用于功率应用的一个或几个垂直场效应晶体管(如图16中所示)。因此，附图所示的剖面通常仅对应于代表性的剖面。
[0067]根据一种实施方式，与图16中所示的相似的半导体衬底可通过另一工艺顺序从图11中所示的半导体衬底250获得。在该实施方式中，深垂直沟槽17、18和浅沟槽19、19a可使用共同的沟槽刻蚀掩膜并使用介电区8作为深垂直沟槽17、18的刻蚀停止，利用共同的刻蚀工艺来形成。相比为形成深垂直沟槽17、18而暴露的半导体衬底250的面积，共同的沟槽刻蚀掩膜为浅沟槽暴露半导体衬底250的较小面积。该实施方式采用在共同刻蚀掩膜的更宽开孔下面能通过刻蚀形成更宽且垂直更深的沟槽这一事实。作为结果的半导体衬底在图17中被示出。
[0068]之后，深垂直沟槽17、18的侧壁被绝缘，且剩余深垂直沟槽17、18被填充，如参照图13和图14所说明。此外，第一和第二掺杂区4、70可例如通过合适的注入来形成，且绝缘栅电极61、62可如参照图16所说明地来形成。
[0069]参照图18，控制布线41在主水平表面171上形成，以便在栅电极61与形成导电栓的导电第二填充材料23之间形成低欧姆接触。例如，由氧化物制作的结构化绝缘层71和介电栓73、以及导电栅极布线层41可在主水平表面171上形成，使得仅第一掺杂区I和第二掺杂区70被暴露。介电栓73覆盖在浅沟槽19中的栅电极62。
[0070]例如，氧化硅层可被布置在主水平表面171上。之后，氧化硅层被构造为使得在所示的垂直剖面中，仅在浅沟槽19a中的栅电极61和导电栓23被暴露。在这之后通常形成栅极布线层41以将在浅沟槽19a中的栅电极61与导电栓23连接，例如通过多晶Si或金属(诸如铜或钨)在薄条上的淀积和掩蔽回刻来连接。之后，氧化硅层可被构造为使得邻近浅沟槽19的第二掺杂区70和部分第一掺杂区4被暴露。在垂直沟槽19中的栅电极61可在不同的垂直剖面中并联连接到导电栓23。
[0071]根据一种实施方式，与图18中所示的相似但没有介电栓73的半导体衬底可通过另一工艺顺序从图16中所示的但没有栅电极的半导体衬底250获得。在该实施方式中，薄热氧化层(未在图16中示出)已在用于形成栅极介电区62的热氧化工艺期间在主水平表面171上形成。在主水平表面171上的薄热氧化层的一部分例如通过进一步的热生长工艺来增厚，以形成绝缘层71。导电材料(诸如多晶Si)在主水平表面171上被淀积。之后，所淀积的导电材料部分被回刻以形成栅电极61和栅极布线41。在该实施方式中，栅电极61和栅极布线41并行形成。之后，可暴露出邻近浅沟槽19的第二掺杂区70和部分第一掺杂区4。
[0072]参照图19，第一金属化层10在主水平表面171上形成，使得第一金属化层10与晶体管结构120的第一掺杂区4和第二掺杂区70欧姆接触，且与栅极布线41绝缘。因此，在形成第一金属化层10之前，另一绝缘层74在栅极布线41上被形成。该另一绝缘层74可例如通过介电材料(诸如Si02、SiN或SiOxNy)的淀积和掩蔽回刻来形成。在介电栓73未在先前工艺中形成的实施方式中，绝缘部分74’可通过形成另一绝缘层74而在垂直沟槽19中的栅电极62上形成。在这些实施方式中，部分74’形成介电栓73。
[0073]第一金属化层10可在主水平表面171上完全覆盖半导体衬底250。第一金属化层10可通过淀积和可选的平坦化工艺形成，使得第一金属化层10在主水平表面171上延伸到足够平坦的顶部表面181。顶部表面181通常后续形成已完成的半导体器件100的后侦U。已完成的半导体器件100可利用顶部表面181安装到简单引线框，即安装到引线框的非分段部分。对半导体器件100的后侧的处理通常通过形成第一金属化层10来完成。
[0074]之后，第二半导体衬底250可利用顶部表面181被安装到夹具190上或用于在相对表面251上使半导体衬底250变薄的胶带上。
[0075]根据一种实施方式，处理相对表面251以将半导体衬底变薄，其中，介电区8被用作停止区。由此，第二晶圆201通常被去除，且与半导体衬底250的垂直维度相对应的厚度被减小。因此，半导体衬底250的后表面151被形成。
[0076]在图20中所不的不例性实施方式中，半导体衬底250的后表面151由第一半导体晶圆的第一水平表面151形成。这通常不是在介电区8的不同介电层的界面被用作停止区时的情况。例如，介电区8可被形成为ONO堆叠，且所嵌入的Si3N4层可被用作停止区。在这些实施方式中，邻近其第一水平表面的第一半导体晶圆的较小层也可通过处理相对表面251来去除。
[0077]处理相对表面251可包括抛光、刻蚀、研磨、CMP工艺或其结合。例如，夹具安装的半导体衬底250可由CMP工艺、抛光工艺或研磨工艺而变薄。当由于到达介电区8而在特性上改变夹具与衬垫或抛光盘之间的扭矩时，通常停止处理。此外，可使用分层介电区8，使得该变薄可在到达介电区8的不同层时停止。
[0078]当介电区8在第二半导体晶圆201的第二水平表面261上形成时，对相对表面251的处理通常进一步包括硅刻蚀工艺，以便在CMP工艺、抛光工艺或研磨工艺之后去除剩余半导体材料。此外，为可选的多晶Si层的键合和回刻而去除薄氧化层的短氧化物刻蚀工艺可另外被使用。在其他实施方式中，处理相对表面251以将半导体衬底变薄为至少靠近介电区8。可例如通过热或阳极氧化工艺来去除邻近介电区8的剩余硅。也可通过可使用介电区8作为刻蚀停止的掩蔽各向同性或各向异性硅刻蚀，仅在邻近介电区8的区域或该区域的一部分中刻蚀掉剩余硅。
[0079]参照图21，从后表面151穿过邻近右深垂直沟槽18的介电区8来刻蚀垂直沟槽16，且刻蚀到导电栓23。在已完成对相对表面251的处理之后且在刻蚀垂直沟槽16之前，半导体衬底250通常被颠倒或上侧向下反转。然而，为更好理解，半导体衬底250的这种上侧向下反转未被示出。
[0080]根据待制造的半导体器件的类型和/或性质，进一步的注入和驱入工艺可在后表面151上被执行。例如，在制造IGBT时，硼注入可被用来形成邻近后表面151的p+型半导体层。然而，这些层可在如参照图6和图7所示的晶圆键合之前被提供和/或形成。
[0081]之后，与导电栓23欧姆接触的第二金属化层11和与第一半导体层I的部分Ia欧姆接触的第三金属化层12在后表面151上形成。在下文中，第一部分Ia也被称为第三掺杂区la。例如，导电材料(诸如高掺杂的多晶Si或金属)可在后表面151上被淀积，使得垂直沟槽16优选完全被填充，并使得后表面151被完全覆盖。在其他实施方式中，例如，掺杂多晶Si或钨的栓可在第二金属化层11与控制布线41之间被提供。之后，可使用掩膜将已淀积的导电材料回刻，从而在后表面151上形成相互分开的第二金属化层11和第三金属化层12。此外，在已淀积的导电材料的回刻期间，前侧绝缘层31可在第二金属化层11与第三金属化层12之间并且在半导体衬底的暴露部分上形成。作为结果的半导体器件100在图22中被示出。前侧绝缘层31可部分覆盖第二金属化层11和第三金属化层12。然而，这未在图22中示出。
[0082]第二金属化层11可分别形成可在器件操作期间施加栅极电位Ve的控制金属化层和栅极金属化层。低欧姆电流路径在晶体管结构120的栅极金属化层11与栅电极61之间形成。在本说明书的上下文中，术语“低欧姆电流路径”和“低电阻电流路径”被同义使用。此外，术语“低欧姆接触”和“低电阻接触”在本说明书的上下文中被同义使用。低欧姆电流路径的一部分在主水平表面171与栅极金属化层11之间穿过由深垂直沟槽18的侧壁21定义的通孔区中的导电栓23延伸，即沿深垂直沟槽18的侧壁21延伸。
[0083]如上所说明，第三金属化层12可在第三掺杂区Ia上形成且与该第三掺杂区Ia欧姆接触。第三金属化层12在下文中也被称为另一金属化层。第三掺杂区Ia从邻近深垂直沟槽17的第一半导体层I的一部分形成，并因此被布置在栅电极61下方。第三掺杂区Ia邻近从外延半导体层5的一部分形成的第四掺杂区5a。第四掺杂区5a可形成与第三掺杂区Ia相比具有较低最大掺杂浓度的晶体管结构120的漂移区。
[0084]当第三掺杂区Ia和第四掺杂区5a的掺杂类型相同时，第三掺杂区Ia和第三金属化层12可分别形成漏极接触区和漏极金属化层。在该实施方式中，第一金属化层10形成源极金属化层，并与形成体区的第一掺杂区4和形成源极区的第二掺杂区70欧姆接触。因此，半导体器件100可作为MOSFET来操作。
[0085]根据一种实施方式，M0SFET100分别利用源极金属化层10和源极金属化层10的顶部表面181被安装(例如，胶合或焊接)到印刷电路板或简单引线框195。引线框195可例如被安装到处于用于需要低侧(low side，低电平)开关的应用的电接地电位上的轿车底盘。因此，半导体器件100也可被表示为源极向下M0SFET。通过将引线框195安装到处于接地电位的底盘，通常不需要源极向下M0SFET100的进一步绝缘。此外，源极向下M0SFET100通常是功率M0SFET。由于源极金属化层10与通常沿栅极介电区62在体区4中形成的沟道区之间的较小距离，且由于源极金属化层10与引线框195之间的较大接触表面，通过源极金属化层10到底盘的热耗散非常高。
[0086]当第三掺杂区Ia和第四掺杂区5a的掺杂类型相反时，第三掺杂区Ia和第三金属化层12可分别形成集电极区和集电极金属化层。在该实施方式中，第一金属化层10形成发射极金属化层，该发射极金属化层与形成体区的第一掺杂区4和形成发射极区的第二掺杂区70欧姆接触。因此，半导体器件100可作为IGBT来操作。IGBT100也可利用发射极金属化层10安装(例如，胶合或焊接)到简单引线框或印刷电路板。
[0087]根据一种实施方式，场板在浅沟槽19、19a中且在绝缘栅电极61、62下方形成。场板可连接到源极电位。此外，绝缘栅电极61、62也可在主水平表面171上形成。
[0088]在图16至图22中所示的示例性实施方式中，绝缘栅电极61、62在浅沟槽19、19a中形成。然而，绝缘栅电极61、62也可在主水平表面171上形成。例如，垂直晶体管结构120可作为DMOS结构(双扩散金属氧化物半导体场效应晶体管结构)形成。
[0089]根据一种实施方式，前侧绝缘层31在低温下(通常在低于约40(TC，更通常低于约250°C的温度下)形成。因此，在形成晶体管结构120之后，不需要更高温度工艺。例如，前侧绝缘层31可通过氧化物或树脂(诸如酰亚胺)的淀积和固化来形成。固化可通过热或通过暴露在UV下来完成。所形成的聚合物绝缘层31 (例如,聚酰亚胺前侧绝缘层)的绝缘性质通常并不与作为高温热氧化物而形成的氧化硅的绝缘性质一样良好。然而，参照图1至图22所说明的制造方法允许在形成可能受较高温度影响的金属化层10至12之前在潜在高场强的区域中形成热氧化物。因此，在后表面151上形成的前侧绝缘层可具有比通常在潜在高场强区域中所需的更低的介电强度和/或缺陷浓度。如参照图1至图22所说明，栅极介电区61、以及深垂直沟槽17、18的侧壁绝缘层22和介电区8在形成金属化层10至12之前被形成。因此，金属化层10至12可例如由仅容忍低于约400°C的温度的铝或铝合金制成。
[0090]当介电区8和垂直沟槽的侧壁绝缘层22两者作为高电阻电介质(例如，作为高温热氧化物)而形成时，邻近垂直沟槽17的半导体区也可在器件操作期间在无击穿风险的情况下接地。甚至垂直沟槽17可在无击穿风险的情况下被填充有与第一金属化层10欧姆接触的导电材料。
[0091]此外，参照图1至图22所说明的制造方法允许在处理其他侧面之前完整处理半导体衬底250的一个侧面。因此，对半导体衬底250的处理通常被简化，并因此减小了毁坏和/或破坏半导体衬底250的风险。这也适用于参照以下附图所说明的制造方法。
[0092]参照图23至图25，在相应的垂直剖面中示出根据几种实施方式的用于形成半导体器件300的方法。在图23中示出的半导体衬底350类似于在图13中示出的半导体衬底250。然而，半导体衬底350具有从主水平表面171延伸到完全嵌入在半导体衬底350中的相应介电区8的三个深垂直沟槽17、18、18b。
[0093]形成用于深垂直沟槽的刻蚀停止和用于将半导体衬底变薄的停止区的介电区的数目可能特别取决于待制造的半导体器件。深垂直沟槽可具有为接触晶体管结构的控制电极而定义通孔区的绝缘侧壁。控制电极可被布置为接近主水平表面并与和主水平表面相对布置的控制金属化层欧姆接触。如参照图1至图22所示，至少一个深垂直沟槽被用于定义通孔区以用于在至少一个深垂直沟槽的侧壁之间提供低欧姆电流路径。其他深垂直沟槽可被用来分隔待制造的半导体器件的不同区域，而其他深垂直沟槽可利用绝缘材料填充，或者利用在操作期间接触基准电位(例如，接地)的相应的导电栓来填充。此外，可提供几个导电通孔。此外，使用多于一个的介电区作为用于将半导体衬底变薄的停止区(例如，适当分布的嵌入介电区)可促进变薄工艺。
[0094]在这方面，多个半导体器件分别可以是半导体衬底和晶圆堆叠的一部分，该半导体衬底和晶圆堆叠的一部分一起被处理并在该处理结束时被分离以形成单独的半导体器件。在这些实施方式中，所示的垂直剖面通常仅对应于仅代表性的剖面。
[0095]在图23中所示的半导体衬底350可如参照图1至图13为半导体衬底100所说明地来制造，但具有延伸到相应的介电区8的三个深垂直沟槽17、18、18b。此外，在垂直沟槽18、18b侧壁上的绝缘层24可作为掺杂介电层(例如，作为掺杂玻璃层)被形成。
[0096]根据一种实施方式，第一导电类型(n+型)的较高掺杂的半导体区13在半导体衬底350的半导体区中形成，该半导体区分别邻近深垂直沟槽18、18b和深垂直沟槽18、18b的绝缘层24。这可通过将掺杂剂从绝缘层24向外扩散穿过深垂直沟槽18、18b的侧壁而进入半导体衬底350的外延层5的周边部分来完成。在与较高掺杂半导体区13电接触的主水平表面171上形成可选的高掺杂接触区15之后，并在分别用第一材料22和第二材料23填充深垂直沟槽17、18、18b的剩余部分之后，作为结果的半导体衬底350在图24中被示出。由此，低欧姆电流路径在两个深垂直沟槽18、18b之间的通孔区中形成。低欧姆电流路径可从主水平表面171延伸到通常后续形成后表面的第二半导体晶圆201的第一水平表面151。深垂直沟槽17、18、18b的剩余部分可用导电或绝缘材料填充。此外，深垂直沟槽17、
18、18b可用相同或不同的材料填充。
[0097]较高掺杂的半导体区13 (以虚线示出)至少在通孔区的外延层5中邻近深垂直沟槽18、18a形成，但也可沿深垂直沟槽18、18a的整个侧壁形成。在其他实施方式中，深垂直沟槽18和18b之间的整个台面形成较高掺杂的半导体区13。
[0098]形成较高掺杂区13也可包括:掺杂多晶硅或氧化物的淀积，之后是扩散工艺；气相掺杂工艺；或者注入和/或扩散工艺，其中，在深垂直沟槽18、18a的侧壁上形成绝缘层21、24之前，掺杂剂原子经由深垂直沟槽18、18a的侧壁被注入或扩散进入相邻的半导体区。在这些实施方式中，深垂直沟槽18、18a的绝缘层21、24可在同一工艺中(例如，通过热氧化)形成。这也适用于在形成较高掺杂的半导体区13之后去除掺杂介电层24的实施方式。在该实施方式中，掺杂介电层24可由相应的非掺杂介电层替代。
[0099]类似于参照图15至图19所说明，半导体衬底350首先在主水平表面171 —侧上完成。这可包括形成晶体管结构320的体区4、源极区70和绝缘栅电极61、62 ;以及形成栅极布线层41，该栅极布线层41与半导体衬底350的半导体区绝缘，并将栅电极61与在深垂直沟槽18、18a的侧壁之间的通孔区中形成的低欧姆电流路径电连接。此外，第一金属化层10可在主水平表面171上形成，使得第一金属化层10与源极区70和体区4欧姆接触，但与栅极布线层41绝缘。
[0100]之后，通过例如在CMP工艺中使用介电区8作为停止区而将半导体衬底350变薄，半导体衬底350在相对表面251上被处理，以形成后表面151。这些工艺可类似于参照图20所说明地来执行。
[0101]之后，通常形成控制金属化层的第二金属化层11在后表面151上形成，该后表面151经由在深垂直沟槽18、18a的侧壁之间的通孔区中形成的低欧姆电流路径和经由栅极布线层41而与栅电极61电接触。此外，第三金属化层12可在后表面151上与第二金属化层11并行形成。之后，前侧绝缘层31可在后表面151上的第二金属化层11与第三金属化层12之间形成。作为结果的半导体器件300在图25中被示出。第三金属化层12与晶体管结构320的第三掺杂区Ia欧姆接触。
[0102]由于通常通过处理相对表面而暴露出通孔区中的半导体区lb，所以从后表面151形成垂直沟槽通常不需要接触通常形成栅极金属化层的第二金属化层11。因此，第二金属化层11可在半导体区Ib的已暴露区域上直接形成。
[0103]半导体器件300类似于半导体器件100，且可根据第三掺杂区Ia的导电类型也作为源极向下MOSFET或发射极向下IGBT来操作。因此，半导体器件5的第一金属化层10也可被安装到简单引线框。例如，仅两个栅电极61在图25中被示出。
[0104]参照图26至图32，在相应的垂直剖面中示出了根据几种实施方式的用于形成半导体器件500的方法。提供具有第一水平表面151和相对表面141的半导体晶圆501。第一导电类型的半导体层105可在第一水平表面151与相对表面141之间延伸。一个或多个介电区8在第一水平表面151上例如作为LOCOS区而形成，如参照图2所说明。作为结果的半导体晶圆501在图26中被示出。
[0105]之后，一个或多个外延层1、5在第一水平表面151上形成。作为结果的半导体晶圆501在图27中被示出。
[0106]根据一种实施方式，形成一个或多个外延层1、5包括外延横向增生工艺，使得介电区8完全嵌入在半导体晶圆501中。由此，半导体501或半导体衬底550的主水平表面171在介电区8上方形成。在图27中所不的不例性实施方式中，第一导电类型的横向增生层I和在该横向增生层I的顶部上的第一导电类型的外延层5采用适当的最大掺杂浓度形成。例如，在形成η沟道IGBT时，横向增生层I也可作为P+型层而被形成。
[0107]在外延横向增生工艺中，选择性外延生长初始发生在正交于半导体晶圆的表面151的方向上，即在垂直方向上发生，但随后也在水平方向上进行并在(非晶体)介电部分8上继续。在横向增生层I的部分Ic中可能具有较高的缺陷浓度，在部分Ic中，外延横向增生工艺的两个生长前侧在介电区8上方汇合。然而，由于使用介电区8作为刻蚀停止而将深垂直沟槽17、18从主水平表面171刻蚀到外延层5和横向增生层I中，所以这不是关键。作为结果的半导体晶圆501在图28中被示出。
[0108]之后，垂直沟槽17、18的侧壁可类似于参照图13所说明地来绝缘，且深垂直沟槽17,18的剩余部分类似于参照图14所说明地来填充。作为结果的半导体晶圆501在图29中被示出。
[0109]在图29中所示的示例性实施方式中，导电栓23在右深垂直沟槽18中形成。因此，在右深垂直沟槽18的侧壁上的绝缘层21定义通孔区。根据待制造的半导体器件500，左深垂直沟槽17的填充物22可以是导电的或不导电的。
[0110]类似于参照图15至图19所说明，半导体晶圆501首先在主水平表面171 —侧上完成。这可包括形成晶体管结构520的体区4、源极区70和绝缘栅电极61、62 ;以及形成栅极布线层41，该栅极布线层41与半导体晶圆501的半导体区绝缘，并将栅电极61与在深垂直沟槽17、18的侧壁之间的通孔区中形成的低欧姆电流路径电连接。此外,第一金属化层10可在主水平表面171上形成，使得第一金属化层10与源极区70和体区4欧姆接触，但与栅极布线层41绝缘。作为结果的半导体晶圆501在图30中被示出。
[0111]之后，通过例如在CMP工艺中使用介电区8作为停止区而将半导体晶圆501变薄，半导体晶圆501在相对表面141上被处理以形成后表面151a。这些工艺可类似于参照图20所说明地来执行。作为结果的半导体晶圆501在图31中被示出。
[0112]根据一种实施方式，参照图27所说明的横向增生工艺在半导体晶圆501的基本平坦的第一水平表面151上被执行，该半导体晶圆501类似于在图3至图7中所示的晶圆中的一个。在这些实施方式中，后表面151a可对应于第一水平表面151。
[0113]再次参照图31，垂直沟槽16从后表面151a穿过邻近右深垂直沟槽18的介电区8而被刻蚀，并被刻蚀到导电栓23。
[0114]之后，通常形成控制金属化层的第二金属化层11在后表面151a上形成，该后表面151a经由在深垂直沟槽18、18a的侧壁之间的通孔区中形成的低欧姆电流路径和经由栅极布线层41而与栅电极61欧姆接触。此外，第三金属化层12可在后表面151上与第二金属化层11并行形成。第三金属化层12与晶体管结构520的第三掺杂区Ia欧姆接触。之后，前侧绝缘层31可在后表面151上且在第二金属化层11与第三金属化层12之间形成。作为结果的半导体晶圆500在图32中被示出。
[0115]半导体器件500类似于半导体器件100，且可根据第三掺杂区Ia的导电类型也作为源极向下MOSFET或发射极向下IGBT来操作。因此，半导体器件5的第一金属化层10也可被安装到简单引线框。
[0116]可替代地，栅电极61经由低欧姆电流路径穿过通孔区的较高掺杂半导体区连接到控制金属化层11，该通孔区如参照图23至图25所说明的由两个深垂直沟槽的侧壁定义。
[0117]图33在垂直剖面的剖面中示意性示出了半导体器件700的另一实施方式。半导体器件700类似于半导体器件500且也可作为晶体管来操作。然而，半导体器件700的晶体管结构720在半导体衬底750中作为垂直BJT来形成。因此，被布置在主水平表面171上的第一金属化层10、被布置在后表面151a上的第二金属化层11和第三金属化层12通常分别形成发射极金属化层、基极金属化层和集电极金属化层。
[0118]半导体器件700的晶体管结构720可类似于半导体器件100、300和500的晶体管结构来形成。然而，可形成仅一个控制电极61，即使对于功率半导体器件。通常形成基极电极的控制电极61与基极区4欧姆接触而被形成。
[0119]此外，用于连接栅电极61与控制金属化层11的低欧姆电流路径也可通过通孔区的较高掺杂的半导体区来实现，该通孔区如参照图23至图25所说明地由两个深垂直沟槽的侧壁来定义。
[0120]参照图34至图37，在相应的垂直剖面中示出了根据几种实施方式的用于形成半导体器件800的方法。在第一工艺中，提供具有主水平表面171和与该主水平表面171相对布置的相对表面251的晶圆堆叠850。如在图34中所示，晶圆堆叠850包括通常是诸如埋入氧化硅层或埋入蓝宝石层的埋氧层的埋入介电层9、从埋入介电层9和半导体晶圆101的后表面151分别延伸到主水平表面171的半导体晶圆101、以及从埋入介电层9和处理晶圆201的顶部表面261分别延伸到相对表面251的处理晶圆201。在下文中，半导体晶圆101也被称为第一半导体晶圆101。
[0121]根据一种实施方式，处理晶圆201也是半导体晶圆。在该实施方式中，处理晶圆201在下文中也被称为第二半导体晶圆201。
[0122]埋入介电层9可具有从约IOOnm到约3μπι的垂直厚度。根据一种实施方式，埋入介电层9可包括不同介电层的堆叠。例如，埋入介电层9的最低介电层可由氮化硅制成，且可在后续的去除处理晶圆201的工艺中被用作CMP停止。
[0123]在不例性实施方式中，第一半导体晶圆101包括高η掺杂第一半导体层I和一个η型半导体层5，该η型半导体层5在第一半导体层I上形成，延伸到主水平表面171，且具有低于第一半导体层I的最大掺杂浓度。η型半导体层5通常包括一个或多个外延层5。该外延层可在后表面251与第一表面161之间延伸的晶圆堆叠上通过外延淀积而形成，或者在形成晶圆堆叠850之前形成。在其他实施方式中，第一半导体晶圆101仅包括延伸到主水平表面171的一个弱掺杂半导体层5，且高掺杂第一半导体层I在去除处理晶圆201之后被形成，如下文通过注入和热激活或热驱入来说明。在示例性实施方式中，η沟道MOSFET结构在有源区中被制造。当P沟道MOSFET结构在有源区中被制造时,半导体层5和第一半导体层I通常具有P掺杂类型。
[0124]此外，当制造IGBT或BJT时，第一半导体层I的掺杂类型可与半导体层5的掺杂类型相反，即，在示例性实施方式中为P型。
[0125]在另一实施方式中，第一半导体晶圆101仅包括延伸到主水平表面171的一个弱掺杂半导体层5，且当类似于上述参照图33所说明的BJT结构或IGBT结构在第一半导体晶圆101中被形成时，通过注入和热驱入，相反掺杂类型的高掺杂半导体区在去除处理晶圆201之后被形成在弱掺杂半导体层5中。
[0126]第一工艺也可被描述为提供具有主水平表面171、相对表面251和介电区9的半导体衬底850，该介电区9至少部分被布置在半导体衬底850中，且与主水平表面171和相对表面251间隔开。通常，半导体衬底850是具有第一半导体晶圆101、第二半导体晶圆201和埋入介电层9的晶圆堆叠，该埋入介电层9被布置在第一半导体晶圆101与第二半导体晶圆201之间，并形成介电区9。因此，半导体衬底850的介电区9通常在两个横向边缘27、37之间延伸，且因此仅部分被布置在半导体衬底850中，即不完全嵌入。
[0127]在进一步处理之前，第一半导体晶圆101可例如通过研磨、抛光和/或刻蚀而被适当变薄。
[0128]之后，一个或多个深垂直沟槽17、18分别被刻蚀进第一半导体晶圆101中并至少到达埋入介电层和介电区9。在该工艺中，埋入介电层9被用作刻蚀停止。深垂直沟槽17、18的垂直延伸范围可从约几μπι到约10 μ m或者以至约50 μ m。
[0129]之后，绝缘层21通常在深垂直沟槽17、18的侧壁上形成。在用填充材料23填充深垂直沟槽17、18之后，作为结果的半导体结构800在图35中被示出。
[0130]深垂直沟槽17、18通常将第一半导体晶圆101分别分成不同的面积和区域。在示例性实施方式中，深垂直沟槽17、18和绝缘层21分别定义通孔区830和有源区860，该有源区860包括分别被布置在通孔区830和深垂直沟槽17、18的左侧且通常形成漂移区的第四掺杂半导体区5a。注意，所示剖面可在晶圆级上对应于待制造的单个半导体器件。因此，所示剖面通常在水平方向上仅表示晶圆堆叠850的一小部分。
[0131]填充材料23可在导电栓23要被形成为在主水平表面171与后表面151之间的低欧姆电流路径时是导电的，该后表面151也形成待制造的半导体器件的后表面。在该实施方式中，低欧姆电流路径在通孔区830中沿绝缘层21延伸。
[0132]根据一种实施方式，绝缘层21作为掺杂介电层而形成。因此，从掺杂介电层21向外扩散掺杂剂的工艺可被用于形成低欧姆电流路径的一部分。该工艺可类似于上述参照图23、图24所说明地来执行。然而，这仅是用于将掺杂剂扩散穿过深垂直沟槽的侧壁而进入相邻半导体区从而形成低欧姆电流路径的至少一部分的工艺的一个实例。
[0133]在另一实施方式中，注入掺杂剂穿过深垂直沟槽的侧壁而进入相邻半导体区被用于形成低欧姆电流路径的至少一部分。在该实施方式中，低欧姆电流路径在通孔区830中分别沿绝缘层21和相应的深垂直沟槽的侧壁延伸。
[0134]类似于参照图15至图19所说明，晶圆堆叠850首先在主水平表面171 —侧上完成。这可包括形成晶体管结构820的体区4、源极区70和绝缘栅电极61、62 ;以及形成栅极布线层41，该栅极布线层41与第一半导体晶圆101的半导体区绝缘，并将栅电极61与在深垂直沟槽17、18的侧壁之间的通孔区830中形成的低欧姆电流路径电连接。此外，第一金属化层10可在主水平表面171上形成，使得第一金属化层10与源极区70和体区4欧姆接触，但与栅极布线层41绝缘。
[0135]之后，使用埋入介电层9作为停止区，晶圆堆叠850在相对表面251上被处理以暴露出埋入介电层9。因此，处理晶圆201被去除。通常用第一金属化层10的顶部表面181将晶圆堆叠850安装到夹具，以去除处理晶圆201。与为处理的目的而仅使用相对较小的嵌入介电区相比，使用埋入介电层9作为停止区便于处理。
[0136]例如，CMP工艺、抛光、刻蚀、研磨和其任何组合可被用于暴露出埋入介电层9。例如，选择性硅刻蚀可被用于去除由硅制成的处理晶圆201。该方法避免了形成可能在CMP工艺中发生的点阵缺陷的风险。[0137]注意，参照图34至图37所说明的制造工艺不需要外延横向增生工艺，该外延横向增生工艺可能需要预防措施以避免在外延半导体材料中形成点阵缺陷。
[0138]之后，埋入介电层9的掩蔽刻蚀被用于使第一半导体晶圆101在其后表面151上部分暴露。在示例性实施方式中，在通孔区830和有源区860中，埋入介电层9凹陷以便使第一半导体晶圆101在后侧151上部分暴露。
[0139]之后，通常形成控制金属化层的第二金属化层11在后表面151上形成，该后表面151经由在深垂直沟槽17、18的侧壁之间的通孔区830中形成的低欧姆电流路径和经由栅极布线层41而与栅电极61欧姆接触。此外，第三金属化层12可在后表面151上与第二金属化层11并行形成，例如通过淀积导电材料和掩蔽回刻来形成。作为结果的半导体器件800在图37中被示出。此外，附加的前侧绝缘层可在埋入介电层9的剩余部分上形成，例如通过氧化物或树脂(诸如酰亚胺)的淀积和固化来形成。在示例性实施方式中，第三金属化层12与形成η沟道MOSFET结构820的漏极区的第三η掺杂区Ia欧姆接触。然而，这仅是一个实例。在淀积第三金属化层12和第二金属化层11之前，一次或多次其他注入可被用于改善接触电阻和/或在有源区860中形成可选的场停止区，该场停止区具有与相邻漂移区5a相同的掺杂类型，但具有更高的最大掺杂浓度。
[0140]半导体器件800具有在主水平表面171和与主水平表面171相对布置的后表面151之间延伸的半导体主体。半导体器件800的垂直晶体管结构820包括被布置在靠近主水平表面171的一个或多个掺杂区4、70和控制电极61。绝缘区9被布置在后表面151上。绝缘区9可以是连续的，即使至少两个隔开部分可在垂直剖面中示出。至少两个绝缘层21在垂直剖面中从主水平表面171穿过半导体主体而延伸到后表面151，邻近绝缘区9并定义通孔区830。低欧姆电流路径在通孔区830中沿绝缘层21且在主水平表面171与后表面151之间延伸。第一金属化层10 (例如，源极金属化层或发射极金属化层)与掺杂区4、70中的至少一个欧姆接触，并被布置在主水平表面171上。控制金属化层11 (例如，栅极金属化层)被布置在后表面151上，且经由低欧姆电流路径与控制电极61欧姆接触。
[0141]通常，绝缘层21在垂直剖面中形成从主水平表面171延伸到后表面151的一个或多个深垂直沟槽17、18 (例如，两个隔开的深垂直沟槽17、18)的侧壁绝缘层。
[0142]主水平表面171通常由第一金属化层10完全覆盖。这便于将第一金属化层10安装到引线框。
[0143]控制金属化层11和第三金属化层12通常在通孔区830和有源区860中分别延伸进绝缘区9的相应开孔816、817。
[0144]有源区860可包括MOSFET结构、IGBT结构或BJT结构。
[0145]本文所描述的半导体器件共同具有:晶体管结构的控制电极经由在半导体衬底或半导体晶圆的主水平表面上布置的控制布线，以及经由在穿过半导体衬底或半导体晶圆的通孔区中的低欧姆电流路径被连接到与主水平表面相对布置的控制金属化层。第一金属化层与控制布线绝缘，且分别被布置在主水平表面和控制布线上。第一金属化层可被用来将半导体器件胶合或焊接到简单引线框。由此，用于分段引线框的附加成本可避免，例如在高侧和低侧开关在一个封装件中集成时。此外，可提供高冷却效率和到基准电位(例如，接地)的宽电气连接。这特别有益于功率应用，例如，在汽车应用中。本文所描述的半导体器件可具有:在主水平表面上的一个共同的第一金属化层和与该共同的第一金属化层相对布置的几种控制金属化层。此外，对于每个控制金属化层，相应的第三金属化层通常与共同的第一金属化层相对来布置。因此，几种垂直晶体管结构可在一个半导体器件中集成。
[0146]通孔区通常由从主水平表面延伸到绝缘区的深垂直沟槽的侧壁绝缘层来定义，该绝缘区被布置在半导体衬底或半导体晶圆的后表面上。
[0147]此外，低欧姆电流路径可至少部分在邻近绝缘深垂直沟槽的半导体衬底或半导体晶圆的区域中或者在绝缘深垂直沟槽中形成。
[0148]可替代地，可分别制造和提供与在图22、图25、图31、图32和图37中所示的相似但具有相反掺杂关系的半导体器件。
[0149]此外，晶体管结构可以是场效应晶体管结构，诸如MOSFET结构、JFET或IGBT结构、双极型晶体管结构或其组合。另外，二极管可被集成进半导体器件。例如，可形成和/或提供带有集成的续流二极管的IGBT。
[0150]在制造期间，介电区可为形成深垂直沟槽而被用作刻蚀停止区，以及为变薄而被用作停止区。因此，便于制造。
[0151]此外，介电区、邻近相应介电区的侧壁绝缘层以及任何栅极介电区通常在金属化之前被形成。因此，介电区和侧壁绝缘层可例如通过在约600°C到约1200°C的温度范围中的热氧化而分别形成有低缺陷浓度和高介电强度。因此，在形成金属化层之后通常不需要高温工艺，因此，该金属化层可作为铝层、锡层或具有相对较低的熔点的任何其他金属或合金层而形成。
[0152]此外，本文所描述的方法允许在处理另一侧之前，完整处理源极向下半导体器件和发射极向下半导体器件的一侧。因此，便于半导体晶圆或半导体衬底的处理，且因此损坏风险减小。
[0153]根据一种形成半导体器件的方法的实施方式，该方法包括:提供半导体衬底，所述半导体衬底具有主水平表面、相对表面和介电区，所述介电区被布置在所述半导体衬底中，并与所述主水平表面和所述相对表面间隔开；将深垂直沟槽从所述主水平表面刻蚀进所述半导体衬底中以至少靠近所述介电区的水平表面；形成垂直晶体管结构，包括在所述半导体衬底中形成第一掺杂区；在所述主水平表面上形成与所述第一掺杂区欧姆接触的第一金属化层；以及处理所述相对表面以使所述半导体衬底变薄为至少靠近所述介电区。
[0154]通常，介电区在处理相对表面期间被用作停止区。介电区可包括介电层的堆叠。
[0155]处理相对表面通常包括抛光、刻蚀、研磨和CMP工艺中的至少一种。
[0156]通常，该方法还包括以下步骤中的至少一个:形成包括与所述第一掺杂区的掺杂类型相反的掺杂类型的第二掺杂区，所述第二掺杂区邻近所述第一掺杂区并与所述第一金属化层欧姆接触；形成所述垂直晶体管结构的控制结构；在主水平表面上形成到控制结构的布线；采用第一金属化层的顶部表面将半导体衬底安装到夹具以处理相对表面；以及将第一金属化层安装到引线框。
[0157]此外，介电区通常在刻蚀深垂直沟槽期间被用作刻蚀停止，使得深垂直沟槽被刻蚀到介电区的水平表面。
[0158]根据一种实施方式，通过处理相对表面来形成半导体衬底的后表面，且控制金属化层被形成在后表面上，使得控制结构与控制金属化层处于低欧姆接触。
[0159]通常，该方法还包括以下步骤中的至少一个:在所述半导体衬底中形成所述垂直晶体管结构的第三掺杂区；以及在所述后表面上形成与所述第三掺杂区欧姆接触的另一金
属化层。
[0160]深垂直沟槽通常具有侧壁。通常，该方法还包括以下步骤中的至少一个:在所述深垂直沟槽的所述侧壁上形成绝缘层；以及在所述主水平表面与所述控制金属化层之间形成低欧姆电流路径，所述低欧姆电流路径至少部分沿所述侧壁和/或所述绝缘层延伸。
[0161]形成低欧姆电流路径可包括以下步骤中的至少一个:用导电材料填充深垂直沟槽；将垂直沟槽从后表面刻蚀到深垂直沟槽；以及将掺杂剂从绝缘层向外扩散进周围的半导体衬底。
[0162]提供半导体衬底通常包括以下步骤中的至少一个:形成晶圆堆叠；以及外延横向增生工艺。
[0163]形成垂直晶体管结构通常包括形成MOSFET结构、形成IGBT结构和形成BJT结构中的至少一个。
[0164]根据一种用于形成半导体器件的方法的实施方式，该方法包括:提供具有第一水平表面的第一半导体晶圆；提供具有第二水平表面的第二半导体晶圆；在第一水平表面和第二水平表面中的至少一个上形成介电区；通过由晶圆键合第一半导体晶圆与第二半导体晶圆形成晶圆堆叠来形成具有主水平表面和相对表面的半导体衬底，使得介电区至少部分被嵌入在该晶圆堆叠中；在半导体衬底中穿过主水平表面刻蚀深垂直沟槽到至少靠近介电区的水平表面；在深垂直沟槽的侧壁上形成绝缘层；在主水平表面上形成第一金属化层；处理相对表面以通过将半导体衬底变薄为至少靠近介电区来形成后表面；以及在后表面上形成控制金属化层，使得低欧姆电流路径在主水平表面与控制金属化层之间形成，该低欧姆电流路径至少部分沿绝缘层延伸。
[0165]通常介电区在相对表面的处理期间被用作停止区。
[0166]根据一种实施方式，该方法还包括形成垂直晶体管结构。这通常包括以下步骤中的至少一个:形成与第一金属化层欧姆接触的掺杂区；以及形成经由低欧姆电流路径与控制金属化层欧姆接触的控制结构。
[0167]根据一种实施方式，形成半导体衬底还包括在刻蚀深垂直沟槽之前，在晶圆堆叠的第一半导体晶圆上形成外延层。
[0168]根据一种实施方式，该方法还包括以下步骤中的至少一个:将掺杂剂从所述绝缘层向外扩散进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分；将掺杂剂穿过所述深垂直沟槽的所述侧壁扩散进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分；将掺杂剂穿过所述深垂直沟槽的所述侧壁注入进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分；用导电材料填充所述深垂直沟槽以形成导电栓，所述导电栓形成所述低欧姆电流路径的至少一部分；以及将垂直沟槽从所述后表面刻蚀到所述深垂直沟槽。
[0169]根据一种用于形成半导体器件的方法的实施方式，该方法包括:提供具有第一水平表面和相对表面的半导体晶圆；在第一水平表面上形成介电区；经由外延横向增生工艺在第一水平表面上形成至少一个外延层，使得介电区被完全嵌入，该至少一个外延层具有主水平表面；从主水平表面刻蚀深垂直沟槽到至少靠近介电区的水平表面的至少一个外延层中；在深垂直沟槽的侧壁上形成绝缘层；在主水平表面上形成第一金属化层；将半导体晶圆的相对表面变薄为至少靠近介电区以形成后表面；以及在后表面上形成控制金属化层，使得低欧姆电流路径在主水平表面与控制金属化层之间形成，该低欧姆电流路径至少部分沿绝缘层延伸。
[0170]根据一种实施方式，介电区在相对表面变薄期间被用作停止区。
[0171]根据一种实施方式，该方法还包括以下步骤中的至少一个:将掺杂剂从所述绝缘层向外扩散进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分；将掺杂剂穿过所述深垂直沟槽的所述侧壁扩散进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分；将掺杂剂穿过所述深垂直沟槽的所述侧壁注入进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分；用导电材料填充所述深垂直沟槽以形成导电栓，所述导电栓形成所述低欧姆电流路径的至少一部分；将垂直沟槽从所述后表面刻蚀到所述深垂直沟槽；以及通过形成与所述第一金属化层欧姆接触的掺杂区和形成经由所述低欧姆电流路径与所述控制金属化层欧姆接触的控制结构，来形成垂直晶体管结构。
[0172]根据一种半导体器件的实施方式，该半导体器件包括半导体衬底。该半导体衬底包括:主水平表面；被布置为与主水平表面相对的后表面；垂直晶体管结构，包括掺杂区和被布置为接近主水平表面的控制电极；被布置在后表面上或靠近后表面的绝缘区；从主水平表面穿过半导体衬底延伸并延伸到绝缘区的深垂直沟槽；被布置在深垂直沟槽的侧壁上的绝缘层；以及至少部分沿绝缘层且在主水平表面与后表面之间延伸的低欧姆电流路径。该半导体器件还包括与掺杂区欧姆接触且被布置在主水平表面上的第一金属化层，以及被布置在后表面上且经由低欧姆电流路径与控制电极欧姆接触的控制金属化层。
[0173]绝缘区可包括相互 在上方布置的至少两个不同的介电层的堆叠。
[0174]根据一种实施方式，低欧姆电流路径至少部分在邻近深垂直沟槽的半导体衬底的区域中形成。
[0175]根据一种实施方式，低欧姆电流路径至少部分在深垂直沟槽中形成。
[0176]主水平表面可由第一金属化层完全覆盖。
[0177]此外，绝缘层通常邻近绝缘区。
[0178]根据一种半导体器件的实施方式，该半导体器件包括半导体衬底，该半导体衬底具有主水平表面和被布置为与主水平表面相对的后表面，且包括垂直晶体管结构，该垂直晶体管结构包括:掺杂区和被布置为接近主水平表面的控制电极、被布置在后表面上的绝缘区、以及至少两个绝缘层，该至少两个绝缘层在垂直剖面上从主水平表面穿过半导体衬底延伸到后表面，邻近该绝缘区并定义通孔区。低欧姆电流路径在通孔区中至少部分沿绝缘层并在主水平表面与后表面之间延伸。第一金属化层与掺杂区欧姆接触，并被布置在主水平表面上。控制金属化层被布置在后表面上且经由低欧姆电流路径与控制电极欧姆接触。
[0179]空间性相关术语，诸如“在…之下”、“在…下面”、“低于”、“在…之上”、“高于”等，
是为了便于描述而用于说明一个元件相对于第二元件的位置。这些术语旨在包括除了那些图中所示方向之外的该装置的所有不同方向。此外，诸如“第一”、“第二”等的术语也用于描述各种元件、区域、部分等，且不意味着限定。类似术语在通篇描述中指代类似元件。
[0180]如本文所使用，术语“具有(having)”、“包含(containing)”,包括(including)”、“由…构成(comprising)”等是指出存在所述元件或特征,但不排除其他元件或特征的开放式术语。冠词“一个”、“一种”和“该”旨在包括复数以及单数，除非上下文另有明确说明。
[0181]需要理解，本文所述的各种实施方式的特征可以相互组合，除非另外特别注。
[0182]尽管本文已示出和描述了【具体实施方式】，但本领域普通技术人员将会理解，在不背离本发明的范围的前提下，可用各种替代和/或等价实施来取代所示和所述的【具体实施方式】。本申请旨在涵盖本文所讨论的【具体实施方式】的任何修改或变更。因此,这意味着本发明仅由权利要求及其等价物来限定。
【权利要求】
1.一种用于形成半导体器件的方法，包括: 提供晶圆堆叠，所述晶圆堆叠具有主水平表面、相对表面、埋入介电层、从所述埋入介电层向所述主水平表面延伸的半导体晶圆、和从所述埋入介电层向所述相对表面延伸的处理晶圆； 将深垂直沟槽刻蚀进所述半导体晶圆中至少到达所述埋入介电层，其中，所述埋入介电层被用作刻蚀停止； 形成垂直晶体管结构，包括在所述半导体晶圆中形成第一掺杂区； 在所述主水平表面上形成与所述第一掺杂区欧姆接触的第一金属化层； 去除所述处理晶圆以暴露出所述埋入介电层；以及 掩蔽刻蚀所述埋入介电层，以在与所述主水平表面相对的后表面上部分暴露出所述半导体晶圆。
2.根据权利要求1所述的方法，其中，去除所述处理晶圆包括抛光、刻蚀、研磨和CMP工艺中的至少一种。
3.根据权利要求1所述的方法，其中，在掩蔽刻蚀所述埋入介电层期间，至少两个开孔被形成在所述埋入介电层中。
4.根据权利要求1所述的方法，还包括以下步骤中的至少一个: 形成包括与所述第一掺杂区的掺杂类型相反的掺杂类型的第二掺杂区，所述第二掺杂区邻近所述第一掺杂区并与所述第一金属化层欧姆接触； 形成所述垂直晶体 管结构的控制结构，使得所述控制结构包括被布置于接近所述主水平表面的控制电极； 在所述主水平表面上形成到所述控制电极的布线； 采用所述第一金属化层的顶部表面将所述半导体衬底安装到夹具以便去除所述处理晶圆；以及 将所述第一金属化层安装到引线框。
5.根据权利要求4所述的方法，还包括在所述后表面上形成控制金属化层，使得所述控制结构与所述控制金属化层处于低欧姆接触。
6.根据权利要求1所述的方法，还包括以下步骤中的至少一个: 在所述半导体晶圆中形成所述垂直晶体管结构的第三掺杂区；以及 在所述后表面上形成与所述第三掺杂区欧姆接触的另一金属化层。
7.根据权利要求5所述的方法，其中，所述深垂直沟槽包括侧壁，所述方法还包括以下步骤中的至少一个: 在所述深垂直沟槽的所述侧壁上形成绝缘层；以及 在所述主水平表面与所述控制金属化层之间形成低欧姆电流路径，所述低欧姆电流路径至少部分沿所述侧壁和/或所述绝缘层延伸。
8.根据权利要求7所述的方法，其中，形成所述低欧姆电流路径包括以下步骤中的至少一个: 将掺杂剂穿过所述深垂直沟槽的所述侧壁注入到相邻的半导体区中； 用导电材料填充所述深垂直沟槽；以及 将掺杂剂从所述绝缘层向外扩散进相邻的半导体区。
9.根据权利要求1所述的方法，其中，所述晶圆堆叠作为绝缘体上硅晶圆堆叠和蓝宝石上硅晶圆堆叠中的一个被提供。
10.根据权利要求1所述的方法，其中，形成所述垂直晶体管结构包括形成MOSFET结构、形成IGBT结构和形成BJT结构中的至少一个。
11.一种用于形成半导体器件的方法，包括: 提供半导体衬底，所述半导体衬底具有主水平表面、相对表面且包括介电区，所述介电区至少部分被布置在所述半导体衬底中，并与所述主水平表面和所述相对表面间隔开； 使用所述介电区作为刻蚀停止，将深垂直沟槽从所述主水平表面刻蚀进所述半导体衬底中； 形成垂直晶体管结构，包括在所述半导体衬底中形成第一掺杂区； 在所述主水平表面上形成与所述第一掺杂区欧姆接触的第一金属化层； 处理所述相对表面以暴露出所述介电区；以及 在所述介电区中形成至少一个开孔。
12.根据权利要求11所述的方法，其中，处理所述相对表面包括抛光、刻蚀、研磨和CMP工艺中的至少一种。
13.根据权利要求11所述的方法，其中，所述介电区在处理所述相对表面期间被用作停止区。
14.根据权利要求11所述的方法，其中，提供所述半导体衬底包括以下步骤中的至少一个: 提供晶圆堆叠，所述晶圆堆叠包括第一半导体晶圆、第二半导体晶圆和被布置在所述第一半导体晶圆与所述第二半导体晶圆之间并形成所述介电区的埋入介电层；以及在所述第一半导体晶圆上形成至少一个外延层。
15.根据权利要求11所述的方法，还包括形成控制金属化层，包括用导电材料填充所述至少一个开孔。
16.根据权利要求15所述的方法，其中，形成所述垂直晶体管结构包括接近所述主水平表面而形成控制结构，所述控制结构包括经由低欧姆电流路径与所述控制金属化层低欧姆接触的控制电极。
17.根据权利要求16所述的方法，还包括以下步骤中的至少一个: 在所述主水平表面上形成到所述控制电极的布线； 在所述深垂直沟槽的侧壁上形成绝缘层； 将掺杂剂从所述绝缘层向外扩散进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分； 将掺杂剂穿过所述深垂直沟槽的所述侧壁扩散进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分； 将掺杂剂穿过所述深垂直沟槽的所述侧壁注入进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分；以及 用导电材料填充所述深垂直沟槽以形成导电栓，所述导电栓形成所述低欧姆电流路径的至少一部分。
18.一种用于形成半导体晶体管的方法，包括:提供半导体晶圆堆叠，所述半导体晶圆堆叠包括具有主水平表面的第一半导体晶圆、具有相对表面的第二半导体晶圆和被布置在所述第一半导体晶圆与所述第二半导体晶圆之间的埋入介电层； 使用所述埋入介电层作为停止区，将深垂直沟槽从所述主水平表面刻蚀到所述埋入介电层； 在所述深垂直沟槽的侧壁上形成绝缘层； 在所述主水平表面上形成第一金属化层； 将所述半导体晶圆的所述相对表面变薄为至少靠近所述埋入介电层； 使所述埋入介电层凹陷，以在被布置为与所述主水平表面相对的背面部分暴露出所述第一半导体晶圆；以及 在所述背面上形成控制金属化层，使得在所述主水平表面与所述控制金属化层之间形成低欧姆电流路径，所述低欧姆电流路径至少部分沿所述绝缘层延伸。
19.根据权利要求18所述的方法，其中，所述埋入介电层在所述相对表面变薄期间被用作停止区。
20.根据权利要求18所述的方法，还包括以下步骤中的至少一个: 将掺杂剂从绝缘层向外扩散进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分； 将掺杂剂穿过所述深垂直沟 槽的所述侧壁扩散进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分； 将掺杂剂穿过所述深垂直沟槽的所述侧壁注入进相邻的半导体区，以形成所述低欧姆电流路径的至少一部分； 用导电材料填充所述深垂直沟槽以形成导电栓，所述导电栓形成所述低欧姆电流路径的至少一部分； 形成垂直晶体管结构，包括形成与所述第一金属化层欧姆接触的掺杂区和形成控制结构，所述控制结构包括被布置于接近所述主水平表面的控制电极；以及 在所述主水平表面上形成所述控制电极与所述低欧姆电流路径之间的布线。
21.根据权利要求18所述的方法，其中，所述第一半导体晶圆包括第一导电类型的第一半导体层和被布置在所述第一半导体层上的所述第一导电类型的外延层。
【文档编号】H01L21/768GK103545251SQ201310293980
【公开日】2014年1月29日 申请日期:2013年7月12日 优先权日:2012年7月12日
【发明者】弗朗茨·赫尔莱尔, 安德烈亚斯·迈塞尔 申请人:英飞凌科技奥地利有限公司