双沟渠式整流器及其制造方法
【专利摘要】本发明提供一种双沟渠式整流器及其制造方法，该双沟渠式MOS整流组件的结构包含多个主沟渠平行形成于重掺杂的n+半导体基板上的n-外延层内，多个主沟渠各相距一平台单位，内具有主沟渠氧化层形成于主沟渠底部及侧壁并有导电的第一多晶硅层填于其中以形成沟渠金属氧化物半导体结构；此外，多个凹陷区于平台中，凹陷区内包含MOS结构，由导电的第二多晶硅层/副沟渠栅极氧化层/n-外延层组成，多个p型本体(离子注入区)注入于凹陷区MOS结构的两侧；一顶部金属层毯覆式覆盖于包括该些多晶硅层、p型离子注入区的半导体基板正面以做为阳极，一底部金属层作为阴极形成于该重掺杂的n+半导体基板上。
【专利说明】双沟渠式整流器及其制造方法
【技术领域】
[0001]本发明有关于半导体组件，特别是指一种新的双沟槽型整流二极管结构及其制造方法。
【背景技术】
[0002]萧特基二极管是一种重要的功率组件，广范应用于电源供应器的开关、马达控制、电信开关、工厂自动化、电子自动化等等及许多高速电力开关应用。萧特基二极管之所以具有吸引力之处在于具有不错的性能，例如在逆偏压下，具有还算合理漏电流(萧特基二极管漏电流比一般的PN型二极管高)、低顺向偏压以及逆向回复时间短、逆向偏压时则至少可以阻挡达250伏特的高压。不过，萧特基二极管漏电流比一般的PN型二极管高，且漏电流也非稳定值而是随逆向偏压的增加而增加这是因为镜像电荷位能障碍降低(imagecharge potential barrier lowering)。另外一主要缺点是,金属-半导体接触在温度升高下，它的可靠度也会降低，而使得萧特基二极管其承受顺向及逆向突波的能力下降。
[0003]已知的沟渠式整流组件的有多种不同的制造方法，其中之一可参考发明人的另一专利申请案，申请流水号为第101140637号。
[0004]已知的沟渠式整流组件结构，可参考图1，包含主动区15A及终止区15T。其中主动区15A内有沟渠形成于重掺杂的η+半导体基板100上的η-外延层105的主动区15Α。沟渠内有沟渠氧化层1G形成于沟渠的底部及侧壁。再以一多晶硅40填满。沟渠间的平台则另有P+重掺杂区20像两个小耳朶，挂在平台邻接于沟渠的两侧。多晶硅40及平台上另有金属硅化物60形成，一顶部金属层80作为阳极，连接主动区15Α并延伸以覆盖部分的终止区结构，终止区15Τ的终止区结构包含一个更大的沟渠，沟渠侧壁有氧化层1D/侧壁多晶硅40S/沟渠栅极氧化层1G形成于其上。另一金属层则形成于重掺杂的η+半导体基板100的背面，以作为阴极。这种结构的MOS(金属氧化物半导体)结构密度并不高。
[0005]本发明将揭示另一新的双式整流组件结构，充分利用可以被利用的平面面积，因为沟渠区之间的平台，再被形成凹陷区，而除了主沟渠有MOS结构外，凹陷区也有MOS结构，且因凹陷区的MOS结构中的氧化层够薄，因此，顺向启始偏压VF更低，反向漏电更小的目的。且因充分的利用平面面积故可承载电流更大。
【发明内容】
[0006]本发明目的在于揭露一种双沟渠式MOS整流组件的制造方法及结构。该组件包含:多个主沟渠平行形成于重掺杂的η+半导体基板上的η-外延层内，所述多个主沟渠内具有主沟渠氧化层形成于所述主沟渠底部及侧壁；多个凹陷区间隔形成于所述多个主沟渠间的主平台的η-外延层内，所述多个凹陷区内具有副沟渠栅极氧化层形成于所述凹陷区底部及侧壁；一导电型杂质掺杂的第一多晶硅层形成于所述主沟渠内；一导电型杂质掺杂的第二多晶硅层形成于所述凹陷区内以形成MOS结构，所述MOS结构包含所述第二多晶硅层/所述副沟渠栅极氧化层/所述外延层；多个P型本体区形成于所述凹陷区两侧平台下的η-外延层内；一顶部金属层覆盖于包括所述多晶硅层、P型本体区的半导体基板正面以作为阳极，一底部金属层作为阴极形成于所述重掺杂的η+半导体基板上。
[0007]本发明提供的另一实施例中该组件还包括，多个主沟渠平行形成于重掺杂的η+半导体基板上的η-外延层内，所述多个主沟渠内具有主沟渠氧化层形成于所述主沟渠底部及侧壁；多个凹陷区间隔形成于所述多个主沟渠间的主平台的η-外延层内，所述多个凹陷区内具有副沟渠栅极氧化层形成于所述凹陷区底部及侧壁及凹陷区两侧的平台上；一导电型杂质掺杂的第一多晶硅层形成于所述主沟渠内，所述第一多晶硅层上也形成有副沟渠栅极氧化层；一导电型杂质掺杂的第二多晶硅层形成于所述凹陷区并溢出至平台之上，且高过于主沟渠的第一多晶硅层上的副沟渠栅极氧化层上，所述第二多晶硅层被图案化成多列与所述主沟渠走向相垂直的多个MOS结构列，所述的MOS结构列，包含所述第二多晶硅层/所述副沟渠栅极氧化层/所述外延层及所述第二多晶硅层/所述副沟渠栅极氧化层/所述第一多晶硅层；多个P型本体区形成于所述MOS结构列相邻的平台下的η-外延层内；一顶部金属层覆盖于包括所述MOS结构列及相邻的本体区的半导体基板正面以作为阳极，一底部金属层作为阴极形成于所述重掺杂的η+半导体基板上。
[0008]本发明实施例中还提供一种双沟渠式整流组件的制造方法，该制造方法包含以下步骤:形成多个主沟渠各以一平台间隔平行形成于重掺杂的η+半导体基板上的η-外延层内；形成主沟渠氧化层于所述主沟渠底部及侧壁及所述平台上；形成一导电型杂质掺杂的第一多晶硅层于所述主沟渠内直至溢出；施以回蚀工艺以移除溢出于所述平台上的第一多晶硅层及所述平台上的主沟渠氧化层；形成多个凹陷区各以一间隔，形成于所述平台的η-外延层中；施以热氧化工艺以形成副沟渠栅极氧化层于所述凹陷区底部、侧壁平台及所述第一多晶硅层上；形成第二多晶硅层于所述凹陷区内，直至溢出且高于所述第一多晶硅层上的副沟渠栅极氧化层；图案化所述第二多晶硅层以形成多个MOS结构列，所述MOS结构列包含施以回蚀工艺，以移除平台上的第二多晶硅层，用以形成于所述凹陷区，所述MOS结构包含所述第二多晶硅层/所述副沟渠栅极氧化层/所述η-外延层；施以第一次离子注入技术，注入以P型杂质，用以形成P本体于所述MOS结构相邻的平台下的η-外延层内；施以退火工艺，以活化植入的杂质；移除平台上所有裸露的氧化层；形成一两个η+离子注入区于所述P型本体区且邻接于所述MOS结构列的两侧；以覆盖于包括所述多晶硅层、P型本体区的半导体基板正面以作为阳极；形成一底部金属层作为阴极于所述重掺杂的η+半导体基板上。
[0009]本发明提供的另一实施例中该制造方法还包括以下步骤:形成多个主沟渠各以一平台间隔平行形成于重掺杂的η+半导体基板上的η-外延层内；形成主沟渠氧化层于所述主沟渠底部及侧壁及所述平台上；形成一导电型杂质掺杂的第一多晶硅层于所述主沟渠内直至溢出；施以回蚀工艺以移除溢出于所述平台上的第一多晶硅层及所述平台上的主沟渠氧化层；形成多个凹陷区各以一间隔，形成于所述平台的η-外延层中；施以热氧化工艺以形成副沟渠栅极氧化层于所述凹陷区底部、侧壁平台及所述第一多晶硅层上；形成第二多晶硅层于所述凹陷区内，直至溢出；图案化所述第二多晶硅层以形成垂直于主沟渠走向的MOS结构列，所述MOS结构列包含所述第二多晶硅层/所述副沟渠栅极氧化层/所述η-外延层及所述第二多晶硅层/所述副沟渠栅极氧化层/所述第一多晶硅层；施以第一次离子注入技术，注入以P型杂质，用以形成P本体于所述MOS结构列相邻的平台下的η-外延层内；施以退火工艺，以活化植入的杂质；移除平台上所有裸露的副沟渠栅极氧化层；形成一顶部金属层以覆盖于包括所述多晶硅层、P型本体区的半导体基板正面以作为阳极；形成一底部金属层作为阴极于所述重掺杂的η+半导体基板上。
[0010]本发明具有以下优点:
[0011]相较于已知的沟渠式整流结构，本发明的双沟渠整流结构，主沟渠内有MOS结构，凹陷区也有MOS结构，消除了萧特基接触，使得反向漏电大大降低。凹陷区内的MOS结构中的氧化层更薄，这可以明显的降低顺向启始电压VF。此外，η+重掺杂区145形成于P型本体135的两边紧邻MOS列可以更进一步降低顺向启始电压。
[0012]另一方面，则是显着降低逆偏压的漏电流。
[0013]再一者受惠于双沟渠结构，相同平面面积上可以承载更高的顺向电流。
【专利附图】
【附图说明】
[0014]以下附图仅旨在对本发明做示意性说明和解释，并不限定本发明的范围，其中:
[0015]图1显示已知沟渠式整流器横截面示意图。
[0016]图2a显示依据本发明第一实施例制造的双沟渠式MOS结构(不含顶部金属垫)的俯视不意图。
[0017]图2b依据本发明第一实施例变化型制造的双沟渠式MOS结构(不含顶部金属垫)的俯视不意图。
[0018]图3a显示依据本发明第二实施例制造的双沟渠式MOS结构(不含顶部金属垫)的俯视不意图。
[0019]图3b依据本发明第二实施例变化型制造的双沟渠式MOS结构(不含顶部金属垫)的俯视不意图。
[0020]图4示主沟渠形成于η-外延层内，主沟渠内并有主沟渠氧化层120形成的横截面示意图。
[0021]图5示第一多晶硅层回填于图4的主沟渠后，再施以回蚀以移除高出主平台上的第一多晶硅层及主沟渠氧化层的横截面示意图。
[0022]图6Α及图6Β分别示沿着图2a的AA’切割线及BB ’的横截面示意图，图标定义凹陷区所在位置的光阻图案。
[0023]图7A、图7B、图7C分别示沿着图2a的AA’切割线、BB’及CC’切割线的横截面示意图，图示凹陷区已形成，并且也形成副沟渠栅极氧化层。
[0024]图8A、图8B、图8C分别示沿着图2a的AA’切割线、BB’及CC’切割线的横截面示意图，图示第二多晶硅层已形成。
[0025]图9A、图9B、图9C分别示沿着图2a的AA’切割线、BB’及CC’切割线的横截面示意图，图示，第二多晶硅层被回蚀。
[0026]图10A、图10B、图1OC分别示沿着图2a的AA’切割线、BB’及CC’切割线的横截面示意图，图示，P型本体(P body)被形成于次平台下的η-外延层内。
[0027]图11Α、图11Β、图1lC分别示沿着图2a的ΑΑ’切割线、BB’及CC’切割线的横截面示意图，图示，双沟渠整流组件正面的最终结构。
[0028]图12A、图12B、图12C分别示沿着图2b的AA’切割线、BB’及CC’切割线的横截面示意图，图标，光阻图案用以定义第一实施例的变化型。
[0029]图13A、图13B、图13C分别示沿着图2b的AA’切割线、BB’及CC’切割线的横截面示意图，图示，第二实施例的变化型的正面最终结构。
[0030]图14A、图14B、图14C分别示沿着图3a平面俯视图的AA’切割线、BB’及CC’切割线的横截面示意图，图示，第二实施例的第二多晶硅层被定义图案后。
[0031]图15A、图15B、图15C分别示沿着图3a平面俯视图的AA’切割线、BB’及CC’切割线的横截面示意图，图示，第二实施例的P型本体(P body)形成于次平台下的η-外延层内。
[0032]图16Α、图16Β、图16C分别示沿着图3a平面俯视图的ΑΑ’切割线、BB’及CC’切割线的横截面示意图，图示，双沟渠整流组件第二实施例正面的最终结构。
[0033]图17A、图17B、图17C分别示沿着图3b平面俯视图的AA’切割线、BB’及CC’切割线的横截面示意图，图示，双沟渠整流组件第二实施例变化型光阻图案已形成。
[0034]图18A、图18B、图18C分别示沿着图3b平面俯视图的AA’切割线、BB’及CC’切割线的横截面示意图，图示，双沟渠整流组件第二实施例变化型正面的最终结构。
[0035]附图标记
[0036]100重掺杂的η+半导体基板105 η-外延层
[0037]115主沟渠118主平台
[0038]125凹陷区120主沟渠氧化层
[0039]130第一多晶娃层135ρ型本体(p body)
[0040]140第二多晶硅层122、142、152光阻图案
[0041]127副沟渠栅极氧化层145η+掺杂区
[0042]180、80顶部金属层40多晶硅层
[0043]1G沟渠栅极氧化层15Α主动区
[0044]1D氧化层15Τ终止区
[0045]90、190底部金属层20ρ型注入区
【具体实施方式】
[0046]为了对本发明的技术特征、目的和效果有更加清楚的理解，现对照【专利附图】
【附图说明】本发明的【具体实施方式】。
[0047]本发明揭示一双沟渠式MOS整流组件结构，请参考图2a的平面俯视图及图1lA至图1lC的横截面示意图，此处及以下所述的图#八、图#8、图％中的#指的是第#图，#后的大写英文A、B、C所表示的是沿平面俯视图所绘的AA’线、BB’、CC’线。为利于了解细部结构，平面俯视图并不包含顶部金属层180，顶部金属层180和组件结构的关系，及组件结构的细部内容，请参考横截面示意图。
[0048]依据本发明的第一实施例，双沟渠式MOS整流组件结构，包含:多个主沟渠115平行形成于重掺杂的η+半导体基板100上的η-外延层105内，该多个主沟渠115内具有主沟渠氧化层120形成于主沟渠115底部及侧壁；多个凹陷区125间隔以一距离，形成于平台118下的η-外延层105内，多个凹陷区125内具有副沟渠栅极氧化层127形成于凹陷区125底部及侧壁；一导电型杂质掺杂的第一多晶硅层130形成于主沟渠115，导电型杂质掺杂的第二多晶硅层140形成于凹陷区125内并填满之，以形成MOS结构，所述MOS结构包含第二多晶硅层140/副沟渠栅极氧化层127/n-外延层105 ;多个p型本体(离子注入区)135注入于所述MOS结构两侧的平台118下的η-外延层105内；一顶部金属层180毯覆式覆盖于包括该些多晶硅层130、P本体135的上以作为阳极，一底部金属层作为阴极形成于该重掺杂的n+半导体基板上。
[0049]第一实施例的变化型，是在P型本体(P body) 135内更包含两个η+掺杂区145，这些个η+掺杂区145可以降低顺向启始电压VF。请参见平面俯视图2b及横截面示意图，图13A 至图 13C。
[0050]在第二实施例中，请参考图3a的平面俯视图及图16A至图16C的横截面示意图。导电型杂质掺杂的第二多晶硅层140在填完凹陷区125后，溢出的高度比主沟渠115内第一多晶硅层130上的副沟渠栅极氧化层127高度还要高。之后以图案化的方式，一导电型杂质掺杂的第二多晶硅层140形成于该些凹陷区125并溢出至平台118之上，且高过于主沟渠115的第一多晶硅层130上的副沟渠栅极氧化层127上，第二多晶硅层140被图案化成多列与主沟渠115走向相垂直的多个MOS结构列，所述的MOS结构列，包含第二多晶硅层140/副沟渠栅极氧化层127/n-外延层105及第二多晶硅层140/副沟渠栅极氧化层127/第一多晶硅层130。多个P型本体区135形成于MOS结构列相邻的平台115下的η-外延层105内。一顶部金属层180毯覆式覆盖于包括该些MOS结构列、P本体135上表面以作为阳极，一底部金属层190作为阴极形成于该重掺杂的η+半导体基板100的背面上。
[0051]第二实施例的变化型，也是在P型本体(P body) 135内更包含两个η+掺杂区145，请参见平面俯视图3b及横截面示意图，图18A至图18C。
[0052]以下将详述制造方法。以下的说明中，跟随于η或P后的号代表轻掺杂，而“ + ”表示重掺杂。
[0053]请参考图4所示的横截面示意图，图4示一 η型杂质重掺杂的η+半导体基板100具有一 η型杂质掺杂的η-外延层105。多个主沟渠115,可以已知的光阻图案(未图标)为光掩膜或以硬式光掩膜(未图示)，再施以干式刻蚀法形成。
[0054]接着，再施以热氧化工艺形成主沟渠氧化层120于主沟渠115的侧壁及底部及相邻沟渠的平台118上。本步骤同时也可修复刻蚀损伤。
[0055]请参考图5，接着，以沉积且同步掺杂的技术将导电型离子第一多晶硅层130沉积于主沟渠115内并填满至溢出。随后，再以回蚀技术或化学机械研磨将高于平台118上的第一多晶硅层130去除，直到平台118上的氧化层也去除，并裸露出平台的外延层105为止。
[0056]随后，请参考图6Α及图6Β，分别图示两个垂直于主沟渠115走向但不同位置的横截面示意图。形成一光阻图案122于回蚀刻后的表面，以定义凹陷区所在的位置。凹陷区欲沿Α-Α’方向形成于主沟渠115之间的平台118，而沿Β-Β’方向以光阻图案122保护。
[0057]紧接着，以光阻图案122为光掩膜，施以一电浆刻蚀技术，以形成凹陷区125于平台118内。图7Α、图7Β示分别示两个垂直于主沟渠115走向的横截面示意图,而图7C示沿平台走向的横截面示意图。随后，再施以热氧化工艺以形成副沟渠栅极氧化层127于凹陷区125的底部、侧壁、凹陷区125相邻的平台及第一多晶硅层130的上表面。值得注意的是副沟渠栅极氧化层127比主沟渠氧化层120薄。
[0058]随后，再以同步掺杂的技术将导电型离子沉积第二多晶硅层140将填满所有的凹陷区125，一直到溢出。请参考图8A?图SC沿三个方向的横截面示意图。
[0059]接着，请参考图9A至图9C，以回蚀技术或化学机械研磨将高于平台118上的第二多晶硅层140去除，直到平台118上的副沟渠栅极氧化层127也去除，并裸露出平台的外延层105为止，以形成MOS结构于凹陷区125内。
[0060]请接着参考图1OA?图10C。以离子注入技术，将P型导电型离子全面植入，而在MOS结构相邻的平台118下形成P型本体(P body) 1350离子注入的剂量以使p bodyl35的浓度高于η-外延层105的η型浓度高I?3个数量级即可，例如1E12_1E14/Cm2。注入的能量约为lOkeV-lOOOkeV。接着，再以缓冲液或稀释的HF去除平面上的所有氧化层。
[0061]请接着参考图1lA?图1lC的横截面示意图。再形成顶部金属层180。形成顶部金属层180前，可以选择先施以自对准金属硅化物工艺。例如，先以溅射技术依序沉积Ti/TiN0然后再施以RTA及湿式刻蚀去除未反应的金属层。顶部金属层180通常为一至三层的堆栈金属层。例如TiNi/Ag或TiW/Al或Al等等。
[0062]第一实施例的变化型是在P型本体(P body) 135内再形成两个η+(η型重掺杂)区。图12Α?图12C则示离子注入的光阻图案光掩膜。图13Α?图13C则示ρ型本体(ρbody) 135包含两个η+(η型重掺杂)区145的最后结构的横截面示意图。
[0063]依据本发明的再一实施例，第二实施例的工艺于沉积第二多晶硅层140回蚀前一如第一实施例，即图4至图8相同。再进行以下的步骤。
[0064]形成一定义第二多晶硅层140的光阻图案142，再以定义MOS结构列的光阻图案142为光掩膜，以电浆刻蚀第二多晶硅层140。这里所述的MOS结构列包含第二多晶硅层140/副沟渠栅极氧化层127/n-外延层105及第二多晶硅层140/副沟渠栅极氧化层127/第一多晶硅层130。如图所示，沿BB’方向的第二多晶硅层140被移除，沿着AA’方向的第二多晶硅层140被光阻图案142所保护。而因此，沿着CC’方向的光阻图案就如图14C所示。刻蚀后的结果，请参考图14A?图14C。
[0065]接着，请参考图15A?图15C，去除光阻图案142，再进行离子注入，将ρ型导电型离子全面植入，而在MOS结构列相邻的平台下形成ρ型本体(pbody)135。离子注入的剂量，一如第一实施例所述。
[0066]接着，请参考图16A?图16C，再以缓冲液或稀释的HF去除平面上的所有氧化层。再形成顶部金属层180。同様顶部金属层180的形成方式一如第一实施例所述。最后，再研磨η+半导体基板100的背面，再沉积一底部金属层190以作为电极。
[0067]同样地，第二实施例也可以如第一实施例所述的变化，将η+导电性杂质植于每一ρ型本体(P body) 135的两侧。图17A?图17C示离子注入技术时的光阻图案。图18A?图18C示顶部金属层180形成之后的横截面示意图。最后，再研磨η+半导体基板100的背面，再沉积一底部金属层190以作为电极。
[0068]以上所述仅为本发明的示意性的【具体实施方式】，并非用以限定本发明的范围。任何本领域的相关技术人员，在不脱离本发明的构思和原则的前提下所作的等同变化与修改，均应属于本发明的保护范围。
【权利要求】
1.一种双沟渠式整流组件，其特征在于，所述组件包含: 多个主沟渠平行形成于重掺杂的η+半导体基板上的η-外延层内，所述多个主沟渠内具有主沟渠氧化层形成于所述主沟渠底部及侧壁； 多个凹陷区间隔形成于所述多个主沟渠间的主平台的η-外延层内，所述多个凹陷区内具有副沟渠栅极氧化层形成于所述凹陷区底部及侧壁； 一导电型杂质掺杂的第一多晶娃层形成于所述主沟渠内； 一导电型杂质掺杂的第二多晶硅层形成于所述凹陷区内以形成MOS结构，所述MOS结构包含所述第二多晶硅层/所述副沟渠栅极氧化层/所述外延层； 多个P型本体区形成于所述凹陷区两侧平台下的η-外延层内； 一顶部金属层覆盖于包括所述多晶硅层、P型本体区的半导体基板正面以作为阳极，一底部金属层作为阴极形成于所述重掺杂的η+半导体基板上。
2.根据权利要求1所述的双沟渠式整流组件，其特征在于，所述P型本体区的每一个还包含形成两个η+离子注入区于所述P型本体区且邻接于所述MOS结构的两侧。
3.根据权利要求1所述的双沟渠式整流组件，其特征在于，所述组件还包含一金属硅化物层形成于所述第二多晶硅层，所述η-外延层上，以连接所述顶部金属层。
4.一种双沟渠式整流组件，其特征在于，所述组件包括: 多个主沟渠平行形成于重掺杂的η+半导体基板上的η-外延层内，所述多个主沟渠内具有主沟渠氧化层形成于所述主沟渠底部及侧壁； 多个凹陷区间隔形成于所述多个主沟渠间的主平台的η-外延层内，所述多个凹陷区内具有副沟渠栅极氧化层形成于所述凹陷区底部及侧壁及凹陷区两侧的平台上； 一导电型杂质掺杂的第一多晶娃层形成于所述主沟渠内，所述第一多晶娃层上也形成有副沟渠栅极氧化层； 一导电型杂质掺杂的第二多晶硅层形成于所述凹陷区并溢出至平台之上，且高过于主沟渠的第一多晶硅层上的副沟渠栅极氧化层上，所述第二多晶硅层被图案化成多列与所述主沟渠走向相垂直的多个MOS结构列，所述的MOS结构列，包含所述第二多晶硅层/所述副沟渠栅极氧化层/所述外延层及所述第二多晶硅层/所述副沟渠栅极氧化层/所述第一多晶娃层； 多个P型本体区形成于所述MOS结构列相邻的平台下的η-外延层内； 一顶部金属层覆盖于包括所述MOS结构列及相邻的本体区的半导体基板正面以做为阳极，一底部金属层作为阴极形成于所述重掺杂的η+半导体基板上。
5.根据权利要求4所述的双沟渠式整流组件，其特征在于，所述P型本体区的每一个还包含形成两个η+离子注入区于所述P型本体区且邻接于所述MOS结构列的两侧。
6.一种双沟渠式整流组件的制造方法，其特征在于，所述制造方法包含以下步骤: 形成多个主沟渠各以一平台间隔平行形成于重掺杂的η+半导体基板上的η-外延层内； 形成主沟渠氧化层于所述主沟渠底部及侧壁及所述平台上； 形成一导电型杂质掺杂的第一多晶娃层于所述主沟渠内直至溢出； 施以回蚀工艺以移除溢出于所述平台上的第一多晶硅层及所述平台上的主沟渠氧化层； 形成多个凹陷区各以一间隔，形成于所述平台的η-外延层中； 施以热氧化工艺以形成副沟渠栅极氧化层于所述凹陷区底部、侧壁平台及所述第一多晶娃层上； 形成第二多晶硅层于所述凹陷区内，直至溢出且高于所述第一多晶硅层上的副沟渠栅极氧化层； 图案化所述第二多晶硅层以形成多个MOS结构列，所述MOS结构列包含施以回蚀工艺，以移除平台上的第二多晶硅层，用以形成于所述凹陷区，所述MOS结构包含所述第二多晶硅层/所述副沟渠栅极氧化层/所述η-外延层； 施以第一次离子注入技术，注入以P型杂质，用以形成P本体于所述MOS结构相邻的平台下的η-外延层内； 施以退火工艺，以活化植入的杂质； 移除平台上所有裸露的氧化层； 形成一两个η+离子注入区于所述P型本体区且邻接于所述MOS结构列的两侧；以覆盖于包括所述多晶硅层、P型本体区的半导体基板正面以做为阳极；形成一底部金属层作为阴极于所述重掺杂的η+半导体基板上。
7.根据权利要求6所述的双沟渠式整流组件的制造方法，其特征在于，所述制造方法包含形成两个η+离子注入区于所述P型本体区且邻接于所述MOS结构的两侧。
8.根据权利要求6所述的双沟渠式整流组件的制造方法，其特征在于，所述制造方法还包含在顶部金属层形成之前，先施以金属硅化物自对准工艺以形成金属硅化物层于所述第二多晶硅层及P型本体的上表面。
9.一种双沟渠式整流组件的制造方法，其特征在于，所述制造方法包含以下步骤: 形成多个主沟渠各以一平台间隔平行形成于重掺杂的η+半导体基板上的η-外延层内； 形成主沟渠氧化层于所述主沟渠底部及侧壁及所述平台上； 形成一导电型杂质掺杂的第一多晶娃层于所述主沟渠内直至溢出； 施以回蚀工艺以移除溢出于所述平台上的第一多晶硅层及所述平台上的主沟渠氧化层； 形成多个凹陷区各以一间隔，形成于所述平台的η-外延层中； 施以热氧化工艺以形成副沟渠栅极氧化层于所述凹陷区底部、侧壁平台及所述第一多晶娃层上； 形成第二多晶硅层于所述凹陷区内，直至溢出； 图案化所述第二多晶硅层以形成垂直于主沟渠走向的MOS结构列，所述MOS结构列包含所述第二多晶硅层/所述副沟渠栅极氧化层/所述η-外延层及所述第二多晶硅层/所述副沟渠栅极氧化层/所述第一多晶硅层； 施以第一次离子注入技术，注入以P型杂质，用以形成P本体于所述MOS结构列相邻的平台下的η-外延层内； 施以退火工艺，以活化植入的杂质； 移除平台上所有裸露的副沟渠栅极氧化层； 形成一顶部金属层以覆盖于包括所述多晶硅层、P型本体区的半导体基板正面以做为阳极； 形成一底部金属层作为阴极于所述重掺杂的η+半导体基板上。
10.根据权利要求9所述的双沟渠式整流组件的制造方法，其特征在于，所述制造方法还包含形成两个η+离子注入区于所述P型本体区且邻接于所述MOS结构列的两侧。
【文档编号】H01L21/822GK104241283SQ201310739980
【公开日】2014年12月24日 申请日期:2013年12月27日 优先权日:2013年6月21日
【发明者】金勤海 申请人:竹懋科技股份有限公司, 金勤海