半导体装置的制造方法
【专利摘要】本发明提供一种半导体装置的制造方法。该方法具备在第1导电类型的半导体层形成沟槽的工序；形成覆盖沟槽的内表面的第1绝缘膜的工序；在第1绝缘膜上形成第1导电材料以埋入沟槽内的工序；蚀刻第1导电材料以使第1导电材料整体位于沟槽内的工序；蚀刻第1绝缘膜，以在沟槽的上部内表面使半导体层露出，使第1导电材料的上端部相比于第1绝缘膜的上端部更位于上侧的工序；在对第1绝缘膜进行蚀刻之后，再蚀刻第1导电材料以使第1绝缘膜的上端部相比于第1导电材料的上端部更位于上侧的工序；形成对在沟槽的上部内表面露出的半导体层和第1导电材料进行覆盖的第2绝缘膜的工序；在第1绝缘膜和第2绝缘膜上形成第2导电材料以埋入沟槽的工序。
【专利说明】 半导体装置的制造方法
[0001]相关申请
[0002]本申请享受以日本专利申请2013-191131号(申请日:2013年9月13日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
【技术领域】
[0003]本发明的实施方式涉及半导体装置的制造方法。
【背景技术】
[0004]为了功率晶体管的小型化以及高性能化，使用在沟槽内埋入了栅电极的纵向晶体管。另外，为了降低在沟槽内埋入了栅电极的纵向晶体管的栅电极与漏极之间的电容(反馈电容)来谋求高性能化，采用在沟槽内的栅电极的下方设置场板电极的结构。
[0005]但是，在沟槽内设置场板电极的情况下，有场板电极与栅电极之间的电容使晶体管的性能劣化的担忧。
【发明内容】
[0006]本发明想要解决的问题在于提供一种降低场板电极与栅电极之间的电容的半导体装置的制造方法。
[0007]实施方式提供一种半导体装置的制造方法，其特征在于，具有:在第I导电类型的半导体层中形成沟槽的工序；形成覆盖沟槽的内表面的第I绝缘膜的工序；以埋入沟槽内的方式，在第I绝缘膜上形成第I导电材料的工序；以使第I导电材料的上端部位于沟槽内的方式，对第I导电材料进行蚀刻的工序；以在沟槽的上部内表面中使半导体层露出，并且使第I导电材料的上端部相比于第I绝缘膜的上端部更位于上侧的方式，对第I绝缘膜进行蚀刻的工序；在对第I绝缘膜进行蚀刻之后，以使第I绝缘膜的上端部相比于第I导电材料的上端部更位于上侧的方式，对第I导电材料进行再蚀刻的工序；形成对在沟槽的上部内表面露出的半导体层和第I导电材料进行覆盖的第2绝缘膜的工序；以及以埋入沟槽的方式，在第2绝缘膜上形成第2导电材料的工序。
【专利附图】
【附图说明】
[0008]图1是第I实施方式的半导体装置的示意剖面图。
[0009]图2是示出第I实施方式的半导体装置的制造方法的示意剖面图。
[0010]图3是示出第I实施方式的半导体装置的制造方法的示意剖面图。
[0011]图4是示出第I实施方式的半导体装置的制造方法的示意剖面图。
[0012]图5是示出第I实施方式的半导体装置的制造方法的示意剖面图。
[0013]图6是示出第I实施方式的半导体装置的制造方法的示意剖面图。
[0014]图7是示出第I实施方式的半导体装置的制造方法的示意剖面图。
[0015]图8是示出第I实施方式的半导体装置的制造方法的示意剖面图。
[0016]图9是示出第I实施方式的半导体装置的制造方法的示意剖面图。
[0017]图10是示出第I实施方式的半导体装置的制造方法的示意剖面图。
[0018]图11是示出第I实施方式的半导体装置的制造方法的示意剖面图。
[0019]图12是比较方式的半导体装置的示意剖面图。
[0020]图13是示出比较方式的半导体装置的制造方法的示意剖面图。
[0021]图14是示出比较方式的半导体装置的制造方法的示意剖面图。
[0022]图15是第2实施方式的半导体装置的示意剖面图。
[0023]图16是示出第2实施方式的半导体装置的制造方法的示意剖面图。
[0024]图17是示出第2实施方式的半导体装置的制造方法的示意剖面图。
【具体实施方式】
[0025]以下，参照附图，说明本发明的实施方式。另外，在以下的说明中，对相同部件等附加相同符号，关于说明过一次的部件等，适当省略其说明。
[0026]另外，在本说明书中，“各向异性蚀亥IJ”是指:蚀刻速率为最大的方向的蚀刻速率是蚀刻速率为最小的方向的蚀刻速率的5倍以上的蚀刻。另外，“各向同性蚀刻”是指，蚀刻速率为最大的方向的蚀刻速率是蚀刻速率为最小的方向的蚀刻速率的2倍以下的蚀刻。
[0027](第I实施方式)
[0028]图1是示出通过本实施方式的半导体装置的制造方法制造的半导体装置的示意剖面图。本实施方式的半导体装置100是在沟槽内具备栅电极的纵向M0SFET(Metal OxideSemiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)。以下，以第I导电类型是η型、第2导电类型是P型的情况、S卩η沟道型的MOSFET的情况为例子进行说明。
[0029]本实施方式的半导体装置(MOSFET) 100在η+型基板10上具备η型半导体层(半导体层)12。η.型基板10以及η型半导体层12是例如含有η型杂质的单晶硅。
[0030]η型半导体层12的η型杂质浓度低于η.型基板10的η型杂质浓度。η型杂质是例如磷(P)或者砷(As)。η+型基板10以及η型半导体层12作为M0SFET100的漏极区发挥功能。
[0031]在η型半导体层12内，设置了 P型半导体区域(第I半导体区域)14。ρ型半导体区域14是含有P型杂质的单晶硅。P型杂质是例如硼(B)。ρ型半导体区域(第I半导体区域)14作为M0SFET100的基极区域(沟道区域)发挥功能。
[0032]在η型半导体层12内的ρ型半导体区域(第I半导体区域)14内，设置了 η型半导体区域(第2半导体区域)16。η型半导体区域16是含有η型杂质的单晶硅。η型杂质是例如磷(P)或者砷(As)。η型半导体区域16作为M0SFET100的源极区发挥功能。
[0033]在η型半导体层12中，在表面具备开口部，并设置了底部未达到η+型基板10的沟槽18。在沟槽18内，在与η型半导体层12之间隔着场板绝缘膜(第I绝缘膜)20地设置了场板电极(第I导电材料)22。
[0034]场板绝缘膜20是例如硅氧化膜。另外，场板电极22是例如掺杂了杂质的多晶硅。
[0035]另外，在沟槽18内，在与P型半导体区域14之间隔着栅极绝缘膜(第2绝缘膜)24地设置了栅电极(第2导电材料)26。
[0036]栅极绝缘膜24是例如硅氧化膜。另外，栅电极26是例如掺杂了杂质的多晶硅。
[0037]在埋入到沟槽内的栅电极26上，形成层间绝缘膜30。层间绝缘膜30是例如硅氧化膜。
[0038]另外，栅电极26与场板电极22之间也被栅极绝缘膜24分离。
[0039]在η型半导体区域(第2半导体区域)16以及ρ型半导体区域(第I半导体区域)14上,设置了源电极(第I电极)50。源电极50是例如金属。
[0040]在η+型基板10的η型半导体层12的相反侧的表面，设置了漏电极(第2电极)52。漏电极52是例如金属。
[0041]场板电极22例如与源电极50同电位。通过将场板电极22设为与源电极50同电位，栅电极26与作为漏极区的η型半导体层12的寄生电容(反馈电容)降低。因此，实现MOSFET100的高开关特性、和低功耗化。
[0042]另外，场板电极22还能够设为与栅电极26同电位的结构。通过将场板电极22设为与栅电极26同电位，例如能够实现导通电阻的降低。其原因在于，在晶体管的导通动作时，在与场板电极22对置的η型半导体层12中累积电子。
[0043]接下来，说明本实施方式的半导体装置的制造方法。图2?11是示出本实施方式的半导体装置的制造方法的示意剖面图。
[0044]首先，在含有η型杂质的单晶硅的η+型基板10上，例如，通过外延生长法形成含有η型杂质的单晶硅的η型半导体层(半导体层)12。
[0045]接下来，在η型半导体层12的表面,例如,形成娃氧化膜的掩模材料60。掩模材料60例如通过基于CVD (Chemical Vapor Deposit1n:化学气相沉积)的膜沉积、平版印刷技术以及RIE (Reactive 1n Etching:反应离子蚀刻)来形成。
[0046]接下来，以掩模材料60为掩模，对η型半导体层12进行蚀刻，在η型半导体层12的表面形成具备开口部36的沟槽18 (图2)。掩模材料60例如是硅氧化膜。例如，通过RIE进行蚀刻。沟槽18的深度是例如1.0 μ m?2.0 μ m，开口部36的宽度是例如0.3 μ m?0.5 μ m0
[0047]接下来，通过例如湿法蚀刻剥离掩模材料60。之后，形成覆盖沟槽18的内表面的场板绝缘膜(第I绝缘膜)20 (图3)。场板绝缘膜20是例如通过对η型半导体层12进行热氧化而形成的硅的热氧化膜。
[0048]场板绝缘膜20也可以是例如热氧化膜、和例如通过CVD法形成的沉积膜的层叠构造。例如，是硅的热氧化膜、和硅的沉积膜的层叠构造。
[0049]接下来，以埋入沟槽18内的方式形成第I导电材料22 (图4)。第I导电材料22是例如掺杂了杂质的多晶硅。第I导电材料22最终成为场板电极22。还能够将第I导电材料22设为金属半导体化合物、金属。
[0050]接下来，以使第I导电材料22的上端部位于沟槽内的方式,对第I导电材料22进行蚀刻(图5)。此时，以使第I导电材料22的开口部36侧的端部、即上端部位于沟槽18内的方式进行蚀刻。换而言之，通过蚀刻去除第I导电材料22的沟槽外的部分。
[0051]关于第I导电材料22的蚀亥Ij,既可以通过⑶E (Chemical Dry Etching:化学干法蚀刻)等各向同性蚀刻来进行，也可以通过RIE等各向异性蚀刻来进行。
[0052]接下来，以在沟槽18的上部内表面中使η型半导体层12露出的方式，以第I导电材料22为掩模，对场板绝缘膜(第I绝缘膜)20进行蚀刻(图6)。此时，以使第I导电材料22的上端部相比于场板绝缘膜(第I绝缘膜)20的上端部更位于上侧的方式进行蚀刻。
[0053]通过以使第I导电材料22的上端部相比于场板绝缘膜(第I绝缘膜)20的上端部更位于开口部36侧的方式进行蚀刻，能够具有充分的工艺余量，而在沟槽18的开口部36侧的内表面上使η型半导体层12露出。例如，通过湿法蚀刻进行场板绝缘膜20的蚀刻。湿法蚀刻是各向同性的蚀刻。
[0054]接下来，对第I导电材料22进行再蚀刻(图7)。此时，以使场板绝缘膜(第I绝缘膜)20的上端部相比于第I导电材料22的上端部更位于上侧的方式进行蚀刻。
[0055]通过各向异性蚀刻进行第I导电材料22的再蚀刻。各向异性蚀刻是例如RIE。通过利用各向异性蚀刻进行第I导电材料22的蚀刻，抑制对在沟槽18上部露出的η型半导体层12的侧向的蚀刻。
[0056]接下来，形成对在沟槽18的上部的内表面露出的η型半导体层(半导体层)12、和第I导电材料22进行覆盖的栅极绝缘膜(第2绝缘膜)24 (图8)。覆盖η型半导体层12的栅极绝缘膜24是例如通过对η型半导体层12进行热氧化而形成的硅的热氧化膜。另外，覆盖第I导电材料22的栅极绝缘膜24是例如通过对第I导电材料22进行热氧化而形成的多晶硅的热氧化膜。
[0057]栅极绝缘膜(第2绝缘膜)24也可以是例如热氧化膜、和例如通过CVD法形成的沉积膜的层叠构造。例如，是硅的热氧化膜、和硅的沉积膜的层叠构造。
[0058]接下来，以在沟槽18内埋入的方式，在栅极绝缘膜(第2绝缘膜)24上形成第2导电材料26 (图9)。第2导电材料26是例如掺杂了杂质的多晶硅。第2导电材料26最终成为栅电极26。还能够将第2导电材料26设为金属半导体化合物、金属。
[0059]接下来，以使第2导电材料26的上端部位于沟槽内的方式,对第2导电材料26进行蚀刻(图10)。此时，以使第2导电材料24的开口部36侧的端部、即上端部位于沟槽18内的方式进行蚀刻。换而言之,通过蚀刻来去除第2导电材料26的沟槽外的部分。
[0060]接下来，形成覆盖第2导电材料26的上部的层间绝缘膜30。层间绝缘膜30是例如通过CVD法沉积的硅氧化膜。然后，以使η型半导体层12表面露出的方式，使用平版印刷技术以及蚀刻对层间绝缘膜30和栅极绝缘膜26进行图案化(图11)。例如，通过RIE进行蚀刻。
[0061]接下来，离子注入ρ型的杂质、例如B (硼)，在η型半导体层12中形成ρ型半导体区域(第I半导体区域)14。接下来，离子注入η型的杂质、例如P (磷)或者砷(As)，在ρ型半导体区域(第I半导体区域)14中形成η型半导体区域(第2半导体区域)16。
[0062]之后，利用公知的制造方法，形成第I电极50、以及第2电极52，从而制造了图1所示的 M0SFET100。
[0063]以下，说明本实施方式的半导体装置的制造方法的作用以及效果。
[0064]图12是通过比较方式的半导体装置的制造方法制造的半导体装置的示意剖面图。比较方式的半导体装置900也是在沟槽内具备栅电极的纵向M0SFET。除了场板电极22的形状、栅电极26的形状不同以外，与实施方式的M0SFET100相同。因此，关于与M0SFET100重复的内容，省略记述。
[0065]在比较方式的M0SFET900中，场板电极22的上端朝向栅电极26侧突出。换而言之，栅电极26为覆盖场板电极22的构造。
[0066]因此，栅电极26和场板电极22相对置的面积变大。因此，在图12中，用白箭头示意地示出的栅电极26与场板电极22之间的电容变大。因此，M0SFET900的开关特性的劣化、功耗的增大成为问题。
[0067]另外，在图12中，在虚线的圆所示的栅电极26下端的区域中，栅极绝缘膜24的膜厚薄。栅极绝缘膜24的膜厚在该区域中变薄，从而局部地对栅极绝缘膜24施加高的电场。因此，容易产生栅极绝缘膜24的绝缘破坏，有M0SFET900的可靠性降低的担忧。
[0068]栅电极26和场板电极22相对置的面积变大、栅极绝缘膜24的膜厚在上述区域中变薄是由比较方式的半导体装置的制造方法而引起的。
[0069]图13、图14是示出比较方式的半导体装置的制造方法的示意剖面图。在比较方式的半导体装置900的制造方法中，直至图13所示的对场板绝缘膜(第I绝缘膜)20进行蚀刻的工序，与实施方式相同。
[0070]在比较方式中，如图14所示，在对场板绝缘膜20进行了蚀刻之后，没有如实施方式那样，对第I导电材料22进行蚀刻，而是形成对在沟槽18的上部的内表面露出的η型半导体层12、和第I导电材料22进行覆盖的栅极绝缘膜24。
[0071]如图13所示，在刚要形成栅极绝缘膜24之前，场板电极22的上端从场绝缘膜20朝向沟槽18的开口部36侧突出。因此，其结果，栅电极26和场板电极22相对置的面积变大。
[0072]然后，通过例如热氧化形成栅极绝缘膜24。在刚要形成栅极绝缘膜24之前，在图13的黑箭头所示的部分中，基底形状凹陷。因此，在热氧化时，由于氧化气体的供给速率限制，在图14中，在虚线的圆所示的栅电极26下端的区域中，栅极绝缘膜24的膜厚变薄。
[0073]另外，即使在通过CVD等气相生长法来形成栅极绝缘膜24的情况下，也产生由于基底形状凹陷所致的原料气体的供给速率限制。因此，即使在通过气相生长法形成栅极绝缘膜24的情况下，也有可能产生栅极绝缘膜24的薄膜化的问题。
[0074]根据本实施方式的半导体装置的制造方法，与比较方式不同，在以使第I导电材料22的上端低于场绝缘膜20的上端的方式进行了蚀刻之后，形成栅极绝缘膜24。因此，栅电极26和场板电极22相对置的面积变小。
[0075]根据本实施方式，相比于比较方式，能够将栅电极26与场板电极22之间的电容削减约30%。
[0076]进而，在刚要形成栅极绝缘膜24之前，如比较方式那样的、基底形状的凹陷消失。因此，在图8中，在虚线的圆所示的区域中，由于氧化气体、原料气体的供给速率限制所致的栅极绝缘膜24的薄膜化被抑制。
[0077]在比较方式中，在图12中，在虚线的圆所示的栅电极26下端的区域中，栅极绝缘膜24被薄膜化约30%。但是，根据本实施方式，能够抑制到10%以内的薄膜化。
[0078]因此，根据本实施方式的半导体装置的制造方法，能够实现场板电极与栅电极之间的电容被降低，具有高开关特性，并且功耗低的高性能的半导体装置。另外，能够实现栅极绝缘膜的薄膜化被抑制，并且具备高的可靠性的半导体装置。
[0079](第2实施方式)
[0080]在本实施方式的半导体装置的制造方法中，除了通过各向同性的蚀刻进行第I导电材料的再蚀刻以外，与第I实施方式相同。因此，关于与第I实施方式重复的内容，省略记述。
[0081]图15是通过本实施方式的半导体装置的制造方法制造的半导体装置的示意剖面图。本实施方式的半导体装置200也是在沟槽内具备栅电极的纵向M0SFET。除了栅极绝缘膜的形状不同以外，与实施方式的MOSFET100相同。
[0082]如图15所示，关于本实施方式的M0SFET200，在图15中，虚线的圆所示的栅电极26下端的区域的栅极绝缘膜24的膜厚比第I实施方式更厚。
[0083]图16、图17是示出本实施方式的半导体装置的制造方法的示意剖面图。在本实施方式的半导体装置200的制造方法中，直至第I实施方式的图6所示的对场板绝缘膜(第I绝缘膜)20进行蚀刻的工序，与实施方式相同。
[0084]在本实施方式中，通过各向同性的蚀刻进行第I导电材料22的再蚀刻(图16)。各向同性的蚀刻是例如CDE。
[0085]通过利用各向同性蚀刻进行第I导电材料22的蚀刻，在沟槽18上部露出的η型半导体层12也向侧向被蚀刻。因此，在场板绝缘膜(第I绝缘膜)20的上端部(在图16中虚线的圆)中沟槽18也向侧向扩展，从而η型半导体层12的露出面积增加。
[0086]因此，在通过热氧化形成栅极绝缘膜24的情况下，在场板绝缘膜(第I绝缘膜)20的上端部(在图16中虚线的圆)中，向η型半导体层12的氧化气体的供给量增大，该区域的栅极绝缘膜24的膜厚变厚。
[0087]在本实施方式中，在图15中，在虚线的圆所示的栅电极26下端的区域中，能够将栅极绝缘膜24的膜厚设为与其他区域大致相等的膜厚。
[0088]因此，根据本实施方式的半导体装置的制造方法，能够实现栅极绝缘膜的薄膜化被进一步抑制，并且具备更高的可靠性的半导体装置。
[0089]另外，为了向侧向蚀刻η型半导体层12，η型半导体层12和第I导电材料22优选为相同材料。例如，期望η型半导体层12以及第I导电材料22都是硅。
[0090]以上，在实施方式中，以第I导电类型是η型、第2导电类型是P型的情况为例子进行了说明，但还能够设为第I导电类型是P型、第2导电类型是η型的结构。
[0091]另外，在实施方式中，作为半导体材料以硅为例子进行了说明，但还能够使用碳化硅(SiC)、氮化镓(GaN)等其他半导体材料。
[0092]虽然说明了本发明的几个实施方式，但这些实施方式仅作为例子而提出，而并未意在限定发明的范围。这些新的实施方式能够通过其他各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。例如，也可以将一个实施方式的构成要素与其他实施方式的构成要素置换或者变更。这些实施方式、其变形包含于发明的范围、要旨中，还包含于权利要求书记载的发明和其均等范围中。
【权利要求】
1.一种半导体装置的制造方法，其特征在于，具有: 在第I导电类型的半导体层中形成沟槽的工序； 形成覆盖所述沟槽的内表面的第I绝缘膜的工序； 以埋入所述沟槽内的方式，在所述第I绝缘膜上形成第I导电材料的工序； 以使所述第I导电材料的上端部位于所述沟槽内的方式，对所述第I导电材料进行蚀刻的工序； 以在所述沟槽的上部内表面中使所述半导体层露出，并且使所述第I导电材料的所述上端部相比于所述第I绝缘膜的上端部更位于上侧的方式，对所述第I绝缘膜进行蚀刻的工序； 在对所述第I绝缘膜进行蚀刻之后，以使所述第I绝缘膜的所述上端部相比于所述第I导电材料的所述上端部更位于上侧的方式，对所述第I导电材料进行再蚀刻的工序；形成对在所述沟槽的上部内表面露出的所述半导体层和所述第I导电材料进行覆盖的第2绝缘膜的工序；以及 以埋入所述沟槽内的方式，在所述第2绝缘膜上形成第2导电材料的工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于， 通过热氧化形成所述第2绝缘膜。
3.根据权利要求1或者2所述的半导体装置的制造方法，其特征在于， 通过各向同性的蚀刻进行所述第I导电材料的再蚀刻。
4.根据权利要求1或者2所述的半导体装置的制造方法，其特征在于， 通过各向异性的蚀刻进行所述第I导电材料的再蚀刻。
5.根据权利要求1或者2所述的半导体装置的制造方法，其特征在于，还具有: 在所述沟槽内形成了所述第2导电材料之后，以使所述第2导电材料的上端部位于所述沟槽内的方式，对所述第2导电材料进行蚀刻的工序； 通过第2导电类型的杂质的离子注入在所述半导体层中形成第2导电类型的第I半导体区域的工序；以及 通过第I导电类型的杂质的离子注入在所述第I半导体区域中形成第I导电类型的第2半导体区域的工序。
【文档编号】H01L21/336GK104465348SQ201310739901
【公开日】2015年3月25日 申请日期:2013年12月27日 优先权日:2013年9月13日
【发明者】浅原英敏 申请人:株式会社东芝