带有掩埋浮动p-型屏蔽的新型双栅极沟槽igbt的制作方法

带有掩埋浮动p-型屏蔽的新型双栅极沟槽igbt的制作方法
【专利摘要】本发明公开了一种用于制备绝缘栅双极晶体管（IGBT）器件的方法包括：1）制备半导体衬底，带有第一导电类型外延层位于第二导电类型的半导体衬底上；2）利用一个栅极沟槽掩膜，打开第一沟槽和第二沟槽，然后制备一个栅极绝缘层，衬垫沟槽，并用多晶硅层填充沟槽，形成第一沟槽栅极和第二沟槽栅极；3）注入第一导电类型的掺杂物，在外延层中形成顶部重掺杂层；以及4）在第一沟槽栅极上方制备平面栅极，利用注入掩膜，注入本体掺杂物和源极掺杂物，在半导体衬底的顶面附近形成本体区和源极区。
【专利说明】带有掩埋浮动P-型屏蔽的新型双栅极沟槽IGBT

【技术领域】
[0001]本发明涉及半导体功率器件。更确切的说，本发明是关于制备绝缘栅双极晶体管(IGBT)的改良型器件结构的新型结构及其方法，该器件结构带有双栅极，可以提供沟槽屏蔽，在沟槽下方还可以提供掩埋的浮动屏蔽环，以改善IGBT器件的UIS耐用性。

【背景技术】
[0002]配置和制备绝缘栅双极晶体管(IGBT)器件的传统技术，由于存在各种取舍，如要进一步提高器件性能的话，仍然面临许多困难和局限。在IGBT器件中，传导损耗VCE，sat(取决于额定电流下的集电极到发射极的饱和电压VCE，sat)和断开开关损耗Eoff之间存在取舍关系。器件接通时，注入的载流子会增多，提高了器件的导电性，从而减小了传导损耗，但是由于断开时，清除注入的载流子消耗的能量，因此注入的载流子增多，会使Eoff更高。图1D表示VCE，sat和Eoff之间的取舍关系。如图所示，高级的IGBT结构曲线将靠近原点偏移，对应较低的损耗。
[0003]另外，IGBT的VCE, sat (传导损耗)和IGBT的短路耐用性之间也存在取舍关系，短路耐用性反之取决于其饱和电流Jsat。Jsat较高会使器件在短路时消耗许多能量，迅速对IGBT器件造成损坏。Jsat较低，将减少所消耗的能量，使IGBT器件能够承受较长时间的短路，而不会造成永久性的损伤；然而，Jsat较低也会传导损耗VCE, sat较高。
[0004]图1A表示传统的平面栅极绝缘栅双极晶体管(IGBT)的剖面图。IGBT为半导体功率器件，结合了金属-氧化物-半导体(MOS)栅极控制器与双极电流机制。将金属-氧化物-半导体场效应晶体管(MOSFET)和栅极结型晶体管(BJT)的功能特点结合在一个IGBT中。设计IGBT的性能特点，使其获得比MOSFET更大的电流密度，比BJT更快、更高效的开关性能，以及更好地控制。漂流区可以轻掺杂，改善闭锁性能。由于轻掺杂漂流区经来自底部P集电极区的高级别载流子注入，产生其导电调制，因此器件仍然具有良好的导电性。基于以上原因，IGBT器件通常用于高功率(>10kW)，低频至中频(高达30kHz)。如图1A所示的平面IGBT器件具有一个简单的顶端结构，便于制备。然而，如图1A所示的平面栅极IGBT由于受到顶端附近的弱导电调制，以及来自邻近本体区的夹紧效应导致高JFET电阻，因此具有很高的VCE，sat。图1B表示具有沟槽栅极的另一种传统的IGBT器件的剖面图。沟槽栅极IGBT的优点在于，消除了 JFET电阻，而且增强了顶部载流子注入。积累层可以形成在沟槽栅极下方，以改善载流子注入。然而，由于如图所示的沟槽IGBT器件在沟槽栅极(在栅极电压)和衬底以及下面的漂流区(在漏极电压)之间的电容，因此它具有很高的Crss电容。这种IGBT器件的高Crss减小了器件的开关速度，而且导致开关的能量损耗更高。图1C表示另一种传统的IGBT器件的剖面图。一个较重掺杂的N层设置在通道区下方，轻掺杂漂流区上方，以便进一步增强顶部的载流子注入。然而，这种器件的重掺杂层导致击穿电压较低，重掺杂N-层导致Crss更加恶劣。
[0005]基于上述原因，必须提出一种新型的IGBT结构，以降低接通和断开的能量Eon损耗和EofT损耗，改善工作性能。另外，改良结构的新型IGBT必须能够降低Crss，提高击穿电压，改善VCE，sat，增大晶胞间距，降低Jsat，从而解决上述困难与局限。


【发明内容】

[0006]本发明的目的在于提供一种新型、改良的带有IGBT器件结构及制备方法，带有双沟槽栅极结构，还在沟槽下方提供掩埋的浮动P-型屏蔽，从而改善了 Uis耐用性，而不会牺牲 VCE, sat、BV 和 Eoffo
[0007]本发明的另一方面在于，提出了一种新型、改良的带有IGBT器件结构及制备方法，屏蔽栅IGBT带有较重掺杂层N层，使得IGBT可以利用较低的E-on和E-ofT损耗，获得高注入。
[0008]确切地说，本发明的一个方面在于，提出了一种新型、改良的带有IGBT器件结构及制备方法，制备带有可选虚拟沟槽的屏蔽栅极的沟槽IGBT器件，使得带有屏蔽栅极的IGBT可以降低Crss并减小E_on损耗，进一步利用这种IGBT器件的再次表面动作，提高击穿电压。
[0009]本发明的另一方面在于，提出了一种新型、改良的带有IGBT器件结构及制备方法，带有虚拟沟槽的屏蔽栅，可以增大晶胞间距，获得较低的J-sat。
[0010]本发明的另一方面在于，提出了一种新型、改良的屏蔽栅沟槽的IGBT器件结构及制备方法，该IGBT带有二维的通道，无需很深的本体区或特别深的沟槽就可以获得较长的通道。二维通道包括一个水平(平面栅极)和垂直(沟槽栅极)部分，从而通过较低的Jsat获得相对较高的通道电阻。因此该器件可以利用很小的晶胞间距，获得改良后的耐用的短路性能。
[0011]本发明的较佳实施例主要提出了一种绝缘栅双极晶体管(IGBT)器件的制备方法，包括:1)利用位于第二导电类型的半导体衬底上的第一导电类型的外延层，制备半导体衬底；2)利用一个栅极沟槽掩膜，打开第一沟槽和第二沟槽，然后制备一个栅极绝缘层，衬垫沟槽，并用多晶硅层填充沟槽，构成第一沟槽栅极和第二沟槽栅极；3)注入第一导电类型的掺杂物，在外延层中形成一个顶部重掺杂区；以及4)在第一沟槽栅极上方制备一个平面栅极，利用注入掩膜，注入本体掺杂物和源极掺杂物，在半导体衬底的顶面附近形成一个本体区和一个源极区。
[0012]在另一个实施例中，IGBT器件包括一个绝缘栅双极晶体管(IGBT)器件。IGBT器件位于半导体衬底上，半导体衬底包括一个第一导电类型的外延层，位于第二导电类型的底层上，电连接设置在半导体衬底底面上的集电极。第二导电类型的本体区设置在半导体衬底的顶面附近，包围着半导体衬底顶面下方的第一导电类型的源极区。外延层还包括一个顶部重掺杂层，在本体区下方具有较高的第一导电类型掺杂浓度。第一沟槽栅极和第二沟槽栅极设置在本体区的两个对边上，平面栅极设置在半导体衬底顶面上，在第一沟槽栅极上方水平延伸到本体区。
[0013]在一个可选实施例中，轻掺杂源极(LDS)区可以位于栅极和较重掺杂的源极区之间，以提高电阻，改善器件的短路耐用性。
[0014]另外，本发明提出了一种在半导体衬底中制备半导体功率器件的方法。该方法包括为半导体衬底中的IGBT制备一个虚拟沟槽，以增大晶胞间距，降低IGBT的J-sat。在另一个实施例中，该方法还包括通过制备IGBT的沟槽栅极，利用二维通道制备IGBT，在本体区上方水平延伸到源极区，从而使该通道具有一个水平部分和一个垂直部分。也可以通过器件顶部附近的屏蔽电极制备屏蔽沟槽，并且在器件的顶面上方制备平面栅极，制备IGBT。
[0015]阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。

【专利附图】

【附图说明】
[0016]图1A至IC表示传统的IGBT器件的三种不同结构的剖面图。
[0017]图1D表示IGBT器件性能的取舍关系图。
[0018]图2表示带有沟槽栅极和沟槽屏蔽的屏蔽栅IGBT的剖面图。
[0019]图3A表示一种屏蔽栅IGBT器件的剖面图，该IGBT器件具有一个沟槽屏蔽和一个带有水平延伸物的2D沟槽栅极，通过本发明所述的水平和垂直通道部分控制二维(2D)通道。
[0020]图3B是一个带有增加的轻掺杂源的相似的结构。
[0021]图4表示具有沟槽屏蔽和平面栅极的屏蔽栅IGBT器件的剖面图，其中平面栅极平行于沟槽屏蔽。
[0022]图5表示类似的具有沟槽屏蔽和平面栅极的屏蔽栅IGBT器件的剖面图，其中平面栅极平行于沟槽屏蔽。
[0023]图5-1除了在器件底部附近含有一个场终止层之外，其他都与图5的剖面图类似。
[0024]图6表示具有沟槽屏蔽和平面栅极的屏蔽栅IGBT器件的剖面透视图，其中在第三维度上，平面栅极平行于沟槽屏蔽。
[0025]图7A-7C和7E为图6可能的俯视图。
[0026]图7D表示类似于图6的可选剖面透视图。
[0027]图8A-8J表示本发明所述器件的制备工艺剖面图。
[0028]图9A-9D表示本发明所述另一种器件的制备工艺剖面图。
[0029]图10A-10C表示本发明所述的IGBT封闭式晶胞布局的俯视图。
[0030]图11A-11D表示本发明所述的带有封闭式晶胞布局的IGBT制备方法的俯视图。
[0031]图12表不另一种含有双栅极沟槽的IGBT剖面图，沟槽多晶娃位于平面栅极下方，连接到栅极电极上，用于提高VCESAT，降低栅极振荡，并且依据本发明的另一个实施例，断开电压过冲。
[0032]图13表示依据本发明的另一个较佳实施例，带有浮动掩埋P-型屏蔽的图12所示类型的IGBT剖面图。
[0033]图14A表示图13所示的IGBT剖面透视图。
[0034]图14B表示图14所示类型的可选IGBT的剖面透视图。
[0035]图14C表示构成浮动掩埋P-型环的两种模式的岛的俯视图。
[0036]图14D表示带有浮动掩埋P-型环的封闭式晶胞IGBT结构的俯视图。
[0037]图14D-1表示沿图14D的A-A’线的剖面图。
[0038]图15A-15C表示图13所示类型的器件制备过程的剖面图。

【具体实施方式】
[0039]以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。
[0040]图2表示具有沟槽屏蔽的IGBT器件，以及带有本发明所述的虚拟沟槽的沟槽栅极结构的剖面图。IGBT器件100形成在半导体衬底105中，半导体衬底105具有第一导电类型，例如P型衬底105。第二导电类型的外延层110，例如N-外延层110在P-型衬底105上方。还可选择，由于P型衬底105和外延层110通常都具有单晶结构；因此它们可以一起作为半导体衬底；另外，P型衬底105更通常地作为底部或下部半导体层，外延层110更通常地作为顶部半导体层。IGBT 100为垂直IGBT器件，集电极120设置在衬底的底面上，发射极131设置在顶面上。如图2所示的IGBT器件具有一个屏蔽栅沟槽135，延伸到绝缘层衬垫沟槽构成的外延层中，用顶部栅极部分135-1和底部屏蔽部分135-2填充绝缘衬垫沟槽，顶部栅极部分135-1和底部屏蔽部分135-2通过中间部分绝缘层138相互绝缘。用栅极氧化物125内衬顶部栅极部分135-1。用氧化层126内衬底部栅极部分135-2。IGBT器件还包括一个用电介质层填充的虚拟沟槽135-DM,可选择用多晶娃层135-DM-多晶娃填充,多晶硅层135-DM-多晶硅沉积在远离屏蔽栅沟槽135的地方。IGBT器件还包括一个P-型本体/发射区140，在屏蔽栅沟槽135和虚拟沟槽135-DM之间延伸，包围着屏蔽栅沟槽135附近的N-型源极区130，在半导体衬底的顶面附近。本体/发射区140在屏蔽栅沟槽135和虚拟沟槽135-DM之间延伸，还从外延层110的顶面开始垂直延伸到与半导体衬底中顶部栅极部分135-1的底部深度大致一样深的地方。我们希望顶部栅极部分135-1延伸得比本体/发射区140更深一些。IGBT器件还包括一个重掺杂N区145，作为N-型区设置在本体/发射区140下方，以及N-型外延层110的底部上方。剩余的N-型外延层110作为漂流区，在半导体衬底底面上的底部P-型集电极区105上方。重掺杂N区145设置在本体/发射区140下方，还从本体/发射区140开始垂直延伸到与底部屏蔽部分135-2的深度大致一样深的地方。重掺杂N区145的导电类型与漂流区/外延层110的导电类型相同，但是重掺杂N区145的掺杂浓度较高。重掺杂N区145和N漂流/外延区110可以一起作为IGBT器件PNP双极晶体管部分的基极。屏蔽栅沟槽135底面上方的厚沟槽绝缘层126衬垫底部屏蔽部分135-2。
[0041]IGBT器件100的优势在于，屏蔽栅沟槽和重掺杂N区具有较低的EofT和Eon损耗，从而提高了导电性。重掺杂N区的存在，提高了该器件顶部区域附近的载流子浓度，从而无需提高载流子注入能级和Eoff，就能获得较低的Vce，sat。重掺杂N区提高了器件的导电调制，通过将具有许多多数载流子的重掺杂N区置于漂流/外延区上方，在漂流/外延区上方少数载流子浓度通常会下降。另外，本实施例的屏蔽电极可以降低Crss以及Eon和Eoff损耗，还可利用该IGBT器件的再次表面效应动作，防止通过P本体下方的重掺杂N区引起击穿电压的减小。屏蔽电极还使重掺杂N区的重掺杂程度更高，从而增大了 Vce, sat。虚拟沟槽为可选件，但可以增大晶胞间距，获得较低的Jsat，改善器件的短路耐用性。通过除去虚拟沟槽上的MOS通道动作(例如将虚拟沟槽多晶硅135-DM-多晶硅连接到源极电压，或者通过不将源极区130置于虚拟沟槽135-DM周围)，可以用虚拟沟槽制备沟槽135-DM。
[0042]图3A表示另一种IGBT器件的剖面图，该IGBT器件具有一个带有本发明所述的二维(2D)通道的屏蔽栅沟槽双极晶体管结构。IGBT器件100’形成在半导体衬底105中，半导体衬底105具有第一导电类型，例如P型衬底105。外延层110为第二导电类型，例如N-外延层110，位于P-型衬底105上方。IGBT 100’为垂直IGBT器件，集电极120设置在衬底底面上，发射极131设置在顶面上。IGBT器件具有屏蔽栅沟槽135’，屏蔽栅沟槽135’含有一个沟槽，用绝缘层衬垫沟槽，并用顶部栅极部分135-1-V和底部屏蔽部分135-2填充沟槽，顶部栅极部分135-1-V和底部屏蔽部分135-2通过中间部分绝缘层138分开。IGBT器件100’还包括虚拟沟槽135-DM，虚拟沟槽135-DM可选具有一个电极，例如多晶硅层135-DM-多晶硅，沉积在远离屏蔽栅沟槽135的地方。IGBT器件还包括一个本体/发射区140，在屏蔽栅沟槽135’和虚拟沟槽135-DM之间延伸，包围着设置在屏蔽栅沟槽135’和半导体衬底顶面附近的虚拟沟槽135-DM之间的源极区130’。在屏蔽栅沟槽135’和虚拟沟槽135-DM之间延伸的本体/发射区140，还垂直延伸到比半导体衬底中的顶部栅极部分135-1-V的深度更浅的地方。发射极131连接到源极130’和本体/发射区140 (并且延伸到虚拟沟槽电极135-DM-多晶硅)。顶部栅极部分135-1-V还在其顶部延伸到平面栅极部分135-1-P，平面栅极部分135-1-P在本体/发射区140上方的半导体衬底的顶面上方，并且触及源极区130’。顶部栅极部分135-1-V通过垂直栅极氧化物125-V，与半导体衬底绝缘。屏蔽栅极氧化物125-P使平面栅极部分135-1-P与半导体表面绝缘。IGBT器件100’还包括一个重掺杂区145，作为N-型区，设置在本体/发射区140下方，以及N-型外延层110的底部上方。N-型外延层110作为源极-掺杂物-型漂流区，在半导体衬底底面上的底部本体-掺杂物-型集电极区105上方。设置在本体-掺杂区140下方的重掺杂N+区145，还垂直延伸到与底部屏蔽部分135-2的深度大致一样深的地方。本体区140下方的重掺杂N+区145和N-外延层110可以认为是绝缘栅双极晶体管(IGBT)的MOSFET部分的漏极，也可以是IGBT的双极结型晶体管(BJT)的基极区。屏蔽栅沟槽135’底面上方的厚栅极绝缘层126衬垫底部屏蔽部分135-2。底部屏蔽部分135-2连接到源极/发射极电压。
[0043]利用新型、改良的器件结构和制备方法，制备图3A所示的IGBT器件100’，提供带有二维通道的屏蔽栅沟槽双极晶体管，无需很深的本体区，就能获得较长的通道。二维通道包括水平和垂直部分，无需制备困难并且昂贵的深沟槽，或者较宽的晶胞间距，就能通过增大通道长度，获得相当高的通道电阻，高通道电阻可以降低饱和电流密度Jsat。因此，器件具有小晶胞间距的同时，还可以提闻耐用的短路性能。
[0044]图3B表示本发明的另一个实施例，其中IGBT 100”除了在重掺杂N-型源极区130和平面栅极部分135-1-P的起点之间含有N-型轻掺杂源极(LDS)区133之外，其他都与图3A所示的IGBT’类似。轻掺杂源极区133提供额外的串联电阻，在电流流经时，增大了电压降，导致发射极去偏。在正常的工作电流下，该电压降很小并且可忽略，但是在高电流下，例如短路时产生的高电流，该电压降就会很大，这会显著降低饱和电流密度Jsat，提高器件承受短路的能力。这样还可以实现较小的晶胞间距，同时保持很低的饱和电流密度Jsat。
[0045]图4表示本发明的另一个实施例，其中IGBT101的栅极为平面栅极136。沟槽仅有一个被电介质(例如氧化物)126包围的屏蔽电极137，构成屏蔽沟槽135-S ;屏蔽沟槽135-S没有栅极电极部分。该器件不需要沟槽栅极电极。屏蔽电极137连接到源极/发射极电压。在本实施例中，通道仅仅是水平的，在本体区140上方，平面栅极136的下方，从源极130(可选轻掺杂源极133)开始延伸到重掺杂N+区145的顶部。由于本实施例中带有单独电极的屏蔽沟槽135-S比带有多个电极的屏蔽栅沟槽结构更加容易制备，因此本实施例更易于制备平面栅极。屏蔽沟槽135-S仍然电荷补偿N+区145，以保持很高的击穿电压(BV)，而且保持很低的电容Crss，易于快速、高效地切换。
[0046]图5表示对图4所示的IGBT 101稍作改动，使得IGBT 101’不包含轻掺杂源极133，而是仅仅含有N+源极区130。它还包括重掺杂的P+本体接触区142，以便与P-本体区140形成良好接触。虽然没有特别表示出发射极，但是发射极连接了源极130和P+本体接触区142，并且还连接到屏蔽沟槽电极137。
[0047]本发明的实施例还可与不同的底部结构相结合。例如在图5-1中，IGBTlOl’-l除了在N-外延漂流层110底部含有一个N-型场阑层111之外，其他都与图5所示的IGBT101’类似。
[0048]图6表示与图5所示IGBT器件101’类似的IGBT器件102的剖面透视图。在IGBT102中，剖面栅极136的方向与屏蔽沟槽135-S的方向不同。虽然它们都平行于器件的主平面，例如沿半导体材料衬底的(重掺杂底部衬底和外延层一起的)顶面，但却是沿表面上不同的方向。例如，如图6所示，平面栅极136垂直于屏蔽沟槽135-S ;平面栅极136沿X-轴方向，而屏蔽沟槽135-S沿Z-轴方向。
[0049]图7A表示图6所示的IGBT 102—种可能的俯视图，沿X-Z平面的俯视图，平面栅极136、源极130、本体140以及本体接触区142在X-轴方向上呈条形。屏蔽沟槽135-S沿Z-轴方向。屏蔽电极137被沟槽氧化物126覆盖，其轮廓用虚线表示。另外，为了清晰，没有表示出发射极和顶部钝化层。
[0050]图7 B表示类似于图6的另一种俯视图，除了在这种情况下，平面栅极136及其下方的栅极氧化物125都表示为透明的，以显示出下面的结构；而且屏蔽电极137在图中用阴影表示，虽然它实际上是被沟槽氧化物126覆盖着的。一部分本体区140位于源极区130和N+区145的顶部之间，而且MOS通道就形成在这部分本体区140以内。然而，屏蔽沟槽135-S附近的通道区177中存在电势问题。在区域177中，在小栅极偏压下，屏蔽沟槽135-S附近的P-本体140中形成一个反转层。这不仅降低了器件的阈值电压Vt，还会导致器件中漏电的增多。
[0051]为了解决该问题，必须抑制屏蔽沟槽135-S附近的晶体管动作。图7C表示抑制屏蔽沟槽135-S附近的晶体管动作的一种可能方法的俯视图。图7C所示的IGBT 102’与图7B所示的IGBT 102类似，不同的是源极区130’在X-轴方向上远离屏蔽沟槽135-S，从而使晶体管动作远离屏蔽沟槽135-S，保持了阈值电压Vt。
[0052]图7D表示抑制屏蔽沟槽135-S附近的晶体管动作的另一种方式的透视图。图7D所示的IGBT 102”与图6所示的IGBT 102类似，不同的是屏蔽电极137’的顶部凹陷，使得屏蔽电极137’的顶部将不会靠近图7B所示的通道区177。这就防止屏蔽电极干扰屏蔽沟槽135-S附近通道区中的阈值电压。
[0053]然而，另一种抑制晶体管动作的方法是切换屏蔽电极137的导电类型。在典型的η-通道IGBT器件中，屏蔽电极由η-型多晶硅构成。然而，为了提高屏蔽沟槽附近通道区中的阈值电压，屏蔽电极可以由P-型多晶硅制成。这将防止屏蔽沟槽135-S附近通道区中的阈值电压下降。
[0054]图7Ε表示与图7C所示的IGBT 102’非常相似的本发明的另一个可选实施例，不同的是图7Ε所示的IGBT器件102’”还包括一个与图5Α类似的轻掺杂源极133。封闭式晶胞布局等其他布局当然也是可以的。
[0055]作为示例，图8A-8J表示制备本发明所述的IGBT器件的简便方法。图8Α表示初始的半导体衬底，包括(P-型)底部半导体层105，带有相反导电类型的(N-型)半导体顶层110在它上面。在图8B中，在顶部半导体层110中刻蚀沟槽135。在图8C中，用电介质(例如氧化物)126和底部屏蔽电极135-2内衬的沟槽，形成在沟槽底部。在图8D中，中间部分电介质138形成在底部屏蔽电极135-2上方。在图8E中，栅极电介质(例如氧化物)125形成在沟槽的顶部侧壁上，在图8F中，栅极电极(例如多晶硅)材料139填充在沟槽中。在图8G中，回刻栅极电极材料139，构成顶部栅极电极135-1以及可选的虚拟沟槽电极135-DM-多晶硅。在一个可选实施例中，如图8G-1所示，形成栅极电极材料139的图案，在顶面上方构成垂直栅极部分135-1-V和平面栅极部分135-1-P。在图8H中，重掺杂层的导电类型与顶部半导体层110相同，但是掺杂浓度高于顶部半导体层110，重掺杂层形成在沟槽底部附近。重掺杂(N-型)层当然也可以在制备过程的初期完成，也就是在沉积栅极材料139之前完成。在图81中，沿半导体层110的顶部，制备(例如通过注入)源极和本体区。在图8J中，发射极电极131形成在顶面上，接触源极区130、本体区140和屏蔽电极135-2 (连接没有表示出来)，集电极120形成在背面上，接触底部半导体层105。
[0056]图9A-9D表示本发明所述的IGBT器件的另一种制备方法。在图9A中，与图8C类似，除了代替底部屏蔽电极135-2形成在沟槽底部之外，形成屏蔽电极137填充大部分的屏蔽沟槽135-S。在图9B中，重掺杂层145形成在层110的顶部，延伸到屏蔽沟槽135-S底部。还可选择，重掺杂层145也可以在制备过程的初期制成。在图9C中栅极电介质129-P形成在表面上方，平面栅极电极136形成在栅极电介质125-P上方。在图9D中，本体区140、源极区130以及轻掺杂源极区133形成在半导体区顶部。
[0057]如上所述，IGBT器件也可以具有封闭式晶胞布局。图1OA表示本发明所述的IGBT器件可能的封闭式晶胞布局的示意俯视图。图1OA表示一个单独的IGBT六角形封闭式晶胞200，可以具有有些类似于图5所示的剖面结构。封闭式晶胞200含有邻近的晶胞，但为了简化，没有在图中表示出来。P+本体接触区142位于晶胞中心。N+源极区130包围着P+本体接触区142。P-本体区140包围着N+源极区130。重掺杂N区145 (的表面部分)包围着P-本体区140。屏蔽沟槽135-S包围着重掺杂N区145。平面栅极136在半导体衬底上方，为了表示清楚，图1OA中将平面栅极136表示为透明的，其轮廓用粗虚线表示出来。该布局中所示的平面栅极136从源极区130外边缘附近开始，延伸到屏蔽沟槽135-S上方。还可选择，穿过P-本体区140延伸，从N+源极区130延伸到重掺杂N-型区145。发射极(图中没有表示出)可以接触N+源极区130和P+本体接触区142。
[0058]图1OB表示与图1OA相同的封闭式晶胞200的俯视图，不同的是在本图中，平面栅极136表示为固体，覆盖了下面的层一平面栅极136下方的结构轮廓用细虚线表示。
[0059]平面栅极136可以在单独的封闭式晶胞上方向下延伸到附近的IGBT封闭式晶胞，以构成平面栅极136的蜂窝状网络。屏蔽沟槽也可以分配或连接到邻近的封闭式晶胞上，沟槽类似蜂窝状的网络。在这种情况下，屏蔽沟槽135-S中的屏蔽电极可以连接到图10A-10B所示的封闭式晶胞外面(例如有源区外面)的发射极电压上。还可选择，发射极电极通过平面栅极中的断点(图中没有表示出)连接到封闭式晶胞中的屏蔽电极。
[0060]在类似于图1OA所示的封闭式晶胞200的可选实施例中，图1OC中的IGBT六角形封闭式晶胞200’具有一个平面栅极136，从N+源极区130延伸到重掺杂N-型区145。然而在这种情况下，平面栅极136没有在屏蔽栅极135-S上方延伸，而是通过平面栅极拓扑结构136-SP连接到邻近的封闭式晶胞上。拓扑结构136-SP可以将该晶胞的平面栅极136连接到邻近晶胞的平面栅极上。
[0061]图11A-11D的俯视图表示用于制备类似于图1OA中封闭式晶胞IGBT的基本结构。在图1lA中，所提供的半导体衬底包括一个P-型底层(图中没有表示出)、一个N-型顶(例如外延)层(图中没有表示出)在P-型底层上方，以及一个重掺杂N-型区145形成在N-型顶层上方。作为示例，重掺杂N-型区145可以穿过整个有源区。在图1lB中，屏蔽沟槽135-S形成在封闭式晶胞中，呈六角形。然后，在图1lC中，平面栅极136结构形成在半导体衬底上方。平面栅极136下方的屏蔽沟槽135-S的轮廓在图1lC中用细虚线表示。在图1lD中，形成本体区140、源极区130和本体接触区142 ;它们都可以自对准到平面栅极136的内边缘(虽然为了表示清楚，平面栅极136在图1lD中表示为透明的，但其轮廓用粗虚线表示)。作为示例，图1lD中形成的区域可以通过注入和扩散制成。无需有源区中的掩膜，就能制备本体140和本体接触区142。源极区130可以利用掩膜制备，以限定源极区130的内边界。
[0062]实际上，本发明提出了一种形成在半导体衬底中的绝缘栅双极晶体管(IGBT)器件，包括底部集电极区和顶部发射极区，电流通道形成在本体/发射极区和源极-掺杂物漂流区。IGBT器件还包括屏蔽栅极沟槽，由绝缘层衬垫沟槽制成，用顶部栅极部分和底部屏蔽部分填充，通过中间部分绝缘层将顶部栅极部分和底部屏蔽部分分开，虚拟沟槽设置在远离屏蔽栅极沟槽的地方。在一个实施例中，本体/发射极区在屏蔽栅极沟槽和虚拟沟槽之间延伸，包围着屏蔽栅极附近的源极区，沟槽栅极在半导体衬底的顶面附近。在另一个实施例中，IGBT器件还包括一个重掺杂N+区，在屏蔽栅极沟槽和虚拟栅极沟槽之间延伸，在本体/发射区下方，以及底部集电极区上方的源极-掺杂物漂流区上方。在一个实施例中，形成在屏蔽栅极沟槽和虚拟沟槽之间的本体/发射区，还可以垂直延伸到与半导体衬底中的顶部栅极部分一样深的地方。在一个实施例中，设置在本体/发射区下方的重掺杂N区，还可以垂直延伸到与底部屏蔽部分一样深的地方。在一个实施例中，本体/发射区为P-掺杂区，源极区为N-掺杂源极区。在另一个实施例中，本体/发射区为N-掺杂区，源极区为P-掺杂源极区。在一个实施例中，屏蔽栅极沟槽底面上方的厚栅极绝缘层，衬垫底部屏蔽部分。在一个实施例中，在屏蔽栅极沟槽和虚拟沟槽之间延伸的本体/发射区，包围着设置在半导体衬底顶面附近的屏蔽栅极沟槽和虚拟沟槽之间的源极区。顶部栅极部分还在本体/发射区上方的半导体衬底的顶面上方延伸，并且水平延伸到源极区，构成平面栅极部分。
[0063]图12表示依据本发明的一个可选实施例，IGBT器件300的整个间距的剖面图。与图5所示的器件101’类似，器件300包括带有平面栅极的双栅极，其中沟槽还起到电场屏蔽的功能。IGBT器件300形成在具有第一导电类型的半导体衬底105中，例如P型衬底105。第二导电类型的外延层110，例如N-外延层110，位于P-型衬底105上方。IGBT 300为垂直IGBT器件，集电极120设置在衬底底面上，发射极设置在衬底顶面上(图中没有表示出)。图12所示的IGBT器件具有双栅极结构。一个平面栅极部分为多晶硅136-P，在栅极绝缘层125-P上方。利用氧化物厚度约为1000埃的垂直栅极氧化物125-V从半导体衬底中封装沟槽栅极部分137，其中平面栅极氧化物部分125-P使平面栅极部分136-P与半导体表面绝缘。平面栅极物理连接到IGBT的栅极电极，栅极电极控制IGBT器件的接通和断开。其他时间部分为沟槽栅极。一种制备沟槽栅极的方法是将平面栅极136-1-P下方沟槽135’ -1中的沟槽多晶硅137连接到器件的栅极电极。在器件的整个间距边缘上的沟槽135-2’中，其他多晶硅层137连接到源极，起到电场屏蔽的作用。
[0064]还可选择，通过将沟槽135’ -1中的沟槽多晶硅137和某些沟槽135’ _2中的某些沟槽多晶硅137连接到栅极电极，制备沟槽栅极。填充在其他沟槽135’ -2中，没有连接到栅极上的其他沟槽多晶硅137，应全部连接到源极，起电场屏蔽的作用。因此，可以在很宽的范围内，良好控制IGBT的CISS和CRSS，满足不同的开关速度要求。
[0065]IGBT器件300的优势在于，沟槽栅极和沟槽屏蔽功能与掺杂N区145—起，可以降低EofT和Eon损耗，改善导电性。重掺杂N区的存在，提高了该器件顶端边缘附近的载流子浓度，从而无需增大载流子注入能级和EofT，就能降低Vce，sat。由于沟槽栅极用于积累层，因此Vce，sat还能进一步降低。通过将具有多数载流子的重掺杂N区置于漂流/外延区上方，少数载流子的浓度通常在漂流/外延区上方下降，使载流子结构在导电调制时更加均匀，重掺杂N区提高了器件的导电调制。另外，双栅极结构还具有以下优势:通过增加CISS和CRSS，在硬开关时降低了栅极振荡和过冲电压。
[0066]图13表示依据本发明的另一个实施例，IGBT器件302的整体间距的剖面图。器件302与图12所示的器件300类似，不同的是它还包括浮动掩埋P-型环155，形成在沟槽135’ -2底部。除了上述器件300的优势之外，IGBT器件302还有另一个优势:浮动掩埋P-型环155获得了更好的Vce，sat和BV取舍关系，尤其是改善了器件的屏蔽，增大了垂直N区145的掺杂浓度，而且浮动掩埋P-型环155也参与了调制。另外，无需牺牲Vce, sat、BV和EofT，器件UIS耐用性就能得到改善。
[0067]图14A表示图13所示的IGBT器件302的剖面透视图。如图所示，剖面栅极136-P基本垂直于屏蔽沟槽135’-1和135’-2，例如剖面栅极136-P沿X-轴方向，而沟槽135’_1和135’-2沿Z-轴方向。而且，如图14A所示，浮动掩埋P-型环155形成在条纹中，与沟槽135’ -2对准，沿Z-轴方向延伸。在一个可选实施例中，如图14B所示，在IGBT器件302’中，浮动掩埋P-型环155形成在岛中，岛Z-轴方向上沟槽135’ -2中所选位置上。图14C表示构成浮动掩埋P-型环的两种模式的岛的俯视图。
[0068]图14D表示带有浮动掩埋P-型环的封闭式晶胞IGBT结构400的俯视图，图14D-1表示沿图14D的线AA’的剖面图。封闭式晶胞结构400与图1OA所示的封闭式晶胞IGBT结构200类似，封闭式晶胞IGBT结构200为单独的IGBT六角形封闭式晶胞。P+本体接触区142在晶胞中心。N+源极区130包围着P+本体接触区142。P-本体区140包围着N+源极区130。重掺杂N区145 (的表面部分)包围着P-本体区140。屏蔽沟槽135-S包围着重掺杂N区145。平面栅极136在半导体衬底上方，为了表示清楚，平面栅极136在图中表示为透明的，其轮廓用粗虚线表示。发射极电极(图中没有表示出)可以连接到N+源极区130和P+本体接触区142。如图14所示在P+本体接触区142内部，六角形中心的沟槽135’_2为六角形或圆形孔，通过注入在它下面形成浮动掩埋P-型环155。沟槽/孔135’ -2内衬氧化物125，并用连接到源极金属(图中没有表示出)的多晶硅137填充。六角形或圆形孔状的沟槽135’ -2可以同时制备，其宽度和深度与沟槽135’ -1基本相同。
[0069]图15A-15G表示如图13所示类型器件的制备过程剖面图。图15表示含有(P-型)底部半导体层105的初始半导体衬底，导电类型与之相反的(N-型)半导体顶层110形成在上面。在图15B中，在顶部半导体层110中，刻蚀沟槽135’ -1和135’ -2。在图15C中，制备内衬电介质(例如氧化物)126和屏蔽电极137的沟槽，填充沟槽135’ -1和135’ -2的大部分，然后通过CMP或回刻，使屏蔽电极137的表面平整。在图15D中，在顶层110中，制备重掺杂层145，并且延伸到沟槽135’-1和135’-2的底部。还可选择，重掺杂层145也可以在制备过程的初期形成。在图15E中，在沟槽135’ -2下方，如图14A-14B所示在条纹或所选的岛中，注入浮动掩埋P-型环。在图15F中，栅极电介质125-P形成在沟槽135’-1的顶面上，平面栅极电极136-P形成在栅极电介质125-P上方。在图15G中，本体区140、源极区130和重掺杂P+本体接触区142形成在半导体区顶部。按照标准的制备过程，完成整个器件的制备。
[0070] 尽管本发明已经详细说明了现有的较佳实施例，但应理解这些说明不应作为本发明的局限。例如，上述示例中的导电类型表示的是η-通道器件，但是通过转换导电类型的极性，本发明也可适用于P-通道器件。本领域的技术人员阅读上述详细说明后，各种变化和修正无疑将显而易见。因此，应认为所附的权利要求书涵盖本发明的真实意图和范围内的全部变化和修正。
【权利要求】
1.一种位于半导体衬底中的绝缘栅双极晶体管器件，其特征在于: 半导体衬底包括一个第一导电类型的外延层，位于第二导电类型的底层上，所述的底层电连接设置在半导体衬底底面上的集电极； 所述的绝缘栅双极晶体管器件还包括一个第二导电类型的本体区，设置在半导体衬底的顶面附近，包围着半导体衬底顶面下方的第一导电类型的源极区； 所述的外延层还包括一个顶部重掺杂层，具有第一导电类型的重掺杂浓度，在本体区下方；并且 所述的绝缘栅双极晶体管器件还包括第一沟槽栅极和第二沟槽栅极，设置在本体区的两条对边上，一个平面栅极设置在半导体衬底的顶面上，在第一沟槽栅极上方水平延伸到本体区。
2.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，还包括:一个垂直栅极氧化物，所述的垂直栅极氧化物覆盖并密封平面栅极。
3.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一沟槽栅极电连接到栅极电极。
4.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第二沟槽栅极电连接到源极电极。
5.如权利要求1 所述的绝缘栅双极晶体管器件，其特征在于，所述的第二沟槽栅极电连接到栅极电极。
6.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，还包括:厚度约为1000埃的垂直栅极氧化物，覆盖并密封着平面栅极。
7.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一沟槽栅极和第二沟槽栅极用栅极绝缘层衬垫，厚度约为5000埃，第一沟槽栅极和第二沟槽栅极用多晶娃层填充。
8.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一沟槽栅极和第二沟槽栅极垂直延伸到外延层上方的顶部重掺杂区的底面附近。
9.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，还包括:一个浮动掩埋环，所述的浮动掩埋环设置在第二沟槽栅极的沟槽底面以下。
10.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，还包括:一个第二导电类型的浮动掩埋环，所述的第二导电类型的浮动掩埋环设置在第二沟槽的沟槽底面以下。
11.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的顶部重掺杂层与外延层一起作为绝缘栅双极晶体管的基极区，所述的本体区作为通道区，从绝缘栅双极晶体管的源极区到基极区。
12.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的平面栅极沿第一沟槽栅极和第二沟槽栅极垂直方向延伸。
13.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，还包括:一个浮动掩埋环型设置在第二沟槽的沟槽底面以下； 所述的平面栅极沿第一沟槽栅极和第二沟槽栅极垂直方向延伸；以及 所述的浮动掩埋环呈条形水平延伸，并与第一沟槽栅极和第二沟槽栅极对准。
14.如权利要求1所述的IGBT器件，其特征在于，还包括:一个浮动掩埋环型设置在第二沟槽的沟槽底面以下； 所述的平面栅极沿第一沟槽栅极和第二沟槽栅极垂直方向延伸；以及 所述的浮动掩埋环由掩埋环构成， 所述的浮动掩埋环作为岛设置在所选位置，沿第二沟槽沿平面栅极垂直方向延伸。
15.如一种制备绝缘栅双极晶体管器件的方法，包括: 制备一个半导体衬底，第一导电类型的外延层位于第二导电类型的半导体衬底上；利用栅极沟槽掩膜，打开第一沟槽和第二沟槽，然后制备栅极绝缘层，衬垫沟槽，并用多晶硅层填充沟槽，构成第一沟槽栅极和第二沟槽栅极； 注入第一导电类型的掺杂物，以便在外延层中形成一个顶部重掺杂区；并且在第一沟槽栅极上方制备平面栅极，并利用注入掩膜，注入本体掺杂物和源极掺杂物，以便在外延层的顶面附近形成本体区和源极区。
16.如权利要求15所述的方法，其特征在于，还包括:制备一个垂直栅极氧化物，覆盖和密封平面栅极。
17.如权利要求15所述的方法，其特征在于，还包括:将第一沟槽栅极电连接到栅极电极。
18.如权利要求15 所述的方法，其特征在于，还包括:将第二沟槽栅极电连接到源极电极。
19.如权利要求15所述的方法，其特征在于，还包括:将第二沟槽栅极电连接到栅极电极。
20.如权利要求15所述的方法，其特征在于，还包括:通过第二沟槽，注入第二导电类型的掺杂物，以便在第二沟槽栅极的沟槽底面下方形成一个浮动掩埋环。
【文档编号】H01L21/28GK104051509SQ201410065951
【公开日】2014年9月17日 申请日期:2014年2月26日 优先权日:2013年3月14日
【发明者】胡军, 马督儿·博德, 哈姆扎·依玛兹 申请人:万国半导体股份有限公司