用于存储单元的低温原位掺杂的硅基导体材料的制作方法

用于存储单元的低温原位掺杂的硅基导体材料的制作方法
【专利摘要】本文描述了能够使用较低温度的处理来实现的双端存储单元结构及其制造方法。举例说明，本发明所公开的双端存储单元可以至少部分地形成为连续沉积，从而能够提高制造效率。此外，多个实施例可以与一些现有的互补金属氧化物半导体制造方法兼容，从而减少或避免与修改现有的制造方法来适用其他的双端存储单元制造技术相关的重新加工的间接费用。
【专利说明】用于存储单元的低温原位掺杂的硅基导体材料

【技术领域】
[0001] 本发明总体上涉及半导体存储技术，更具体地讲，本发明的优选实施例涉及用于 存储单元的低温硅基半导体技术。

【背景技术】
[0002] 本发明的发明人专注于对集成电路【技术领域】内的电阻开关存储器领域的研究。虽 然许多电阻开关存储器技术处于开发阶段，但是电阻开关存储器的多个技术概念已经被发 明人证实并且处于一个或多个验证阶段以证明或推翻相关的理论。发明人相信电阻开关存 储器技术在半导体电子行业与竞争的技术相比有巨大的优势。
[0003] 本发明的发明人已经研究了可以被配置为具有不同的电阻值的多个状态的电阻 开关存储单元。例如，在一个位单元中，多个状态可以包括低电阻状态和高电阻状态。多个 位单元可以额外状态，这些额外状态的电阻值互不相同并且不同于低电阻状态和高电阻状 态的电阻值。电阻开关存储单元的不同的电阻状态表示不同的逻辑信息状态，从而便于数 字存储器操作。因此，发明人相信许多这种存储单元的阵列因此可以提供许多位的数字存 储器。
[0004] 在各种实施例中，发明人诱导电阻开关存储单元响应于外部条件而进入一个或另 一个电阻状态。因此，按照晶体管的说法，施加或去除外部条件可以用来对存储器进行编程 或去编程(例如，擦除)。此外，根据物理构成和电子装置，电阻开关存储单元可以总体上维 持编程状态或去编程状态。为了让存储单元维持一个状态，发明人认识到根据存储单元设 备的特性，可能需要其他条件(例如，最小工作电压的存在与否、最小工作温度的存在与否 等）或者没有满足的条件。
[0005] 按照上述内容，本发明希望在电阻开关半导体技术的领域做出进一步的创新。


【发明内容】

[0006] 以下内容表示本说明书的简要综述，以便提供对本说明书的一些方面的基本理 解。这种综述不是本说明书的广泛简述。其目的既不是表明本说明书的关键或重要元素， 也不是描述本说明书的任何特定实施例的范围或权利要求书的任何范围。其目的是以简化 的形式提供本说明书的一些概念，作为本发明中呈现的更加详细的描述的前序。
[0007] 本发明的多个实施例涉及能够使用较低温度的处理来实现的双端存储单元结构 及其制造方法。此外，本发明所公开的双端存储单元的一个或多个实施例可以形成为连续 沉积，从而能够提高制造效率。此外，多个实施例可以与一些现有的互补金属氧化物半导体 (CMOS)制造方法兼容，从而减少或避免本发明的发明人相信与修改现有的制造方法来适用 双端存储单元结构相关的重新加工的间接费用。
[0008] 在另外的实施例中，本发明提供了一种具有硅基半导体材料的双端存储单元。硅 基半导体材料可以被掺杂以提供目标电阻率。在本文所述的一些方面，目标电阻率可以被 选定为适用于用作电阻开关存储单元的电极或线材。此外，导体材料可以在低于450摄氏 度的温度下被掺杂，从而便于与许多CMOS相关的制造方法兼容。根据本发明的至少一个额 外的方面，所述双端存储单元可以包括具有硅基材料的电阻开关元件。另外，电阻开关元件 和硅基半导体材料可以是双端存储单元的相邻层，而不具有中间界面层。
[0009] 在本申请的额外的实施例中，公开了一种存储单元。所述存储单元可以包括：包括 多个娃基层的娃（Si)堆叠，被配置为响应于在所述存储单兀上施加第一电信号而具有第一 电状态以及响应于在所述存储单元上施加第二电信号而具有第二电状态，其中，所述第二 电信号具有不同于所述第一电信号的幅值或极性。此外，所述存储单元可以包括：由硅或硅 的衍生物组成的配线层，被配置为促成在所述存储单元上施加所述第一电信号或所述第二 电信号，其中所述配线层在低于400摄氏度的温度下形成为与所述硅堆叠相邻。
[0010] 本发明的另一个实施例描述了一种制造存储单元的方法。所述方法可以包括：形 成与衬底相邻的电极层，所述电极层由硅或硅的衍生物组成；并且在低于450摄氏度的温 度下对所述电极层进行原位掺杂。此外，所述方法可以包括：形成与所述电极层相邻的第一 硅层；并且对所述第一硅层进行原位掺杂使得所述电极层和所述第一硅层接触而没有中间 电阻界面。
[0011] 又另一个实施例提供了一种交叉存储阵列。所述交叉存储阵列可以包括：多个 存储单元，其中所述多个存储单元的至少一个被配置为响应于第一电信号而具有第一电状 态以及响应于第二电信号而具有第二电状态的性能，并且进一步地，其中所述多个存储单 元被布置包括至少二维的阵列。另外，所述交叉存储阵列可以包括：配线组件，被配置为促 成输送所述第一电信号或所述第二电信号，其中所述配线组件由硅组成，并且在低于400 摄氏度的温度下通过等离子体增强化学气相沉积被原位掺杂，与互补金属氧化物半导体 (CMOS)衬底相邻。
[0012] 以下描述可以附图阐述了本说明书的某些说明性的方面。然而，这些方面表示可 以实施本说明书的原理的多种方式的几种方式。当结合附图考虑时，本说明书的其他优点 和新特征从本说明书的以下【具体实施方式】会变得明显。

【专利附图】

【附图说明】
[0013] 参照附图描述了本发明的多个方面和特征，其中在整个说明书中相似的附图标记 用于指代相似的元件。在本说明书中，阐述了许多具体细节以便提供对本发明的透彻理解。 然而，应当理解，可以在不具有这些具体细节或使用其他方法、部件、材料等来实施本发明 的某些方面。在其他情况下，熟知的结构和设备被图示为方框图形式以便于描述本发明。
[0014] 图1图示了根据本文所述的一个或多个实施例的示例的双端存储单元的方框图。
[0015] 图2示出了根据另一个实施例的具有p型掺杂的示例的双端存储单元的方框图。
[0016] 图3示出了根据又另一个实施例的具有η型掺杂的示例的双端存储单元的方框 图。
[0017] 图4至图6示出了根据本发明的一个或多个方面的示例的制造过程的各个阶段的 方框图。
[0018] 图7示出了根据一个或多个方面的制造双端存储单元的示例的方法的流程图。 [0019] 图8示出了在一个方面在低温下使用硅基电极制造电阻开关存储器的示例的方 法的流程图。
[0020] 图9示出了根据一个或多个公开的方面的示例的交叉存储单元阵列的方框图。
[0021] 图10示出了便于实施本文公开的一个或多个方面的示例的工作环境的流程图。

【具体实施方式】
[0022] 本发明的多个实施例涉及双端存储单元，更具体地讲，涉及电子开关双端存储单 元。本文中使用的电阻开关双端存储单元(也被称为电阻开关存储单元或电阻开关存储器） 包括具有两个导电触点(在本文中也被称为电极或端子）的电路元件，在两个导电触点之间 具有主动区。在电阻开关存储器的背景下，双端存储装置的主动区表现出多个稳定或半稳 定的电阻状态，各电阻状态具有不同的电阻。此外，响应于施加在两个导电触点上的合适的 电信号可以形成或激活多个状态的对应一个状态。合适的电信号可以是电压值、电流值、电 压或电流极性等或它们的适当组合。虽然不是穷举性的，电阻开关双端存储装置的实例可 以包括电阻式随机存取存储器。
[0023] 本发明的实施例可以提供丝状型存储单元。丝状型存储单元的一个实例可以包 括：P型或η型硅（Si)承载层(例如，p型或η型多晶硅、p型或η型SiGe等)、电阻开关层 (RSL)以及用于提供细丝形成离子给RSL的主动金属层。p型或η型硅承载层可以包括p 型或η型多晶硅、ρ型或η型SiGe等。RSL(在本领域中也可以被称为电阻开关介质（RSM)) 可以包括，例如，未掺杂的非晶硅层、具有固有特性的半导体层、硅的亚氧化物等。主动金属 层的实例可以除了别的以外包括：银（Ag)、金（Au)、钛（Ti)、镍（Ni)、铝（A1)、铬（Cr)、钽 (Ta)、铁（Fe)、锰（Μη)、钨（W)、钒（V)、钴（Co)、钼（Pt)和钯（Pd)。在本发明的一些方面可 以采用其他合适的导电材料以及上述的化合物或组合作为主动金属层。与上述实例类似的 属于本发明的实施例的一些细节可以在被转让给本专利申请的专利权人的以下美国专利 申请中找到：2007年10月19日提交的申请序列号11/875, 541以及2009年10月8日提 交的申请序列号12/575, 921，这两个专利申请通过引用的方式并且为了所有的目的全部并 入本申请中。
[0024] 导电细丝装置的一个实例是金属/非晶硅（a-Si)/金属的三层存储单元结构。这 种三层存储单元是非晶硅电阻开关装置的实例。非晶硅层本质上用作数字信息存储介质。 电阻开关性能通常由另外的非导电的非晶硅材料内的导电细丝形成物来表征。
[0025] 为了对一个或多个公开的实施例进行变成，可以在存储单元上施加合适的编程电 压，从而使存储单元的电阻部分上形成导电细丝，如上所述。这可以进一步使存储单元从高 电阻状态切换到低电阻状态。可以实施擦除过程意识上述过程至少部分地反向，从而存储 单元从低电阻状态返回到高电阻状态。在存储器的背景中，这种状态变化可以与二进制位 的各个状态相关联。因此，多个这种存储单元可以被编程或擦除以表示二进制信息的〇或 1，并且从而通过随着时间的推移实际上保留这些状态来存储二进制信息。出于各种原因， 电阻开关存储单元通常编程和响应都很迅速，从而容易响应于编程电压来改变状态。这种 状态的快速切换是多种公开的存储单元与其他的存储单元技术相比的显著优势。
[0026] 应当理解，存在多种RSL存储单元技术，从而具有不同的物理性能。例如，本发明 的一些实施例可以具有不同的离散的可编程电阻、不同的关联的程序/擦除电压以及其他 鉴别特征。例如，在单极实施例中，一旦对存储单元进行初始编程，存储单元可以随后响应 于第一正电压(例如，3伏特)被编程并且响应于第二正电压(例如，在4伏特与5伏特之间） 被擦除。其他的实施例可以可替代地表现出双极特性，并且响应于正电压变成被编程的，并 且响应于负电压变成被擦除的。本领域的普通技术人员将会理解或者通过本文提供的背景 来理解的是，当本文所述的实施例没有指定单极或双极特性，或者没有表明合适的编程电 压/擦除电压时，其意图是这些方面和实施例并入任何合适的存储单元技术并且被适于存 储单元技术的编程电压/擦除电压操作。应当进一步认识到，当需要本领域的普通技术人 员已知的电路修改或者本领域的普通技术人员已知的对操作信号水平的修改来替代不同 的存储单元技术时，包括替代的存储单元技术或信号水平变化的实施例被认为在本发明的 范围内。
[0027] 本发明的发明人熟悉额外的非易失性、双端存储器结构。例如，铁电随机存取存储 器（RAM)就是一个实例。一些其他的实例包括磁阻RAM、有机RAM、相变RAM和导电桥接RAM 等。许多这些设备包括与许多普通的CMOS制造过程不兼容的材料。因此，制造这些设备就 会产生昂贵的制造间接成本(例如，重新加工、重新设计、重新测试等)。此外，这些设备会表 现出较低的切换速度、很小的导通/截止电阻比(例如，导致较小的感测范K或较差的热稳 定性以及其他问题。
[0028] 本发明的发明人预料与CMOS制造过程的相容性是与新型电子存储器的制造成本 降低有关的重要因素。一些提出的电阻开关存储单元受到CMOS制造约束的限制，包括，力口 工温度、存储单元材料、配线材料或电极材料、存储单元材料、掺杂物材料等。例如，为了避 免重新加工CMOS制造设备的间接成本，电阻开关存储器通常可以包含硅晶圆上建立的存 储元件。硅晶圆和存储元件的互连可以涉及几层互连，通常包含例如铝（A1)或铜（Cu)的 金属。由于这些金属的软化温度较低，制造存储元件可以被约束在约450摄氏度或以下(例 如，适用于铝的互连技术)。
[0029] 与CMOS相关的制造所采用的温度会限制可以用于减少或避免与CMOS相关的衬底 (例如，硅晶圆）和双端存储单元的配线层或电流控制层之间的互连层的材料。作为一个实 例，合适的导电体(例如，线材、电极、端子等）或硅晶圆与双端存储单元的电阻层之间的电 流控制层（例如，具有各自的电阻值的一个或多个沉积膜）可以是在高温下由硅或硅的衍生 物制成的。例如，在约750摄氏度利用热退火来处理掺有硼的硅(或硅的衍生物）可以提供 导电的硅材料。此外，根据选择的硼的掺杂密度，导电的硅材料的导电率可以具有较宽的范 围。然而，750摄氏度的处理明显超过了 450摄氏度的与CMOS相关的制造温度。因此，本发 明的发明人相信，形成由硅或硅的衍生物形成的导电元件的低温处理会是电阻开关存储单 元技术中的一种改进。这种改进可以包括避免存储单元的硅晶圆与存储相关的层之间的界 面层，或者减少界面层的数量，减少或避免重新加工并重新设计与CMOS相关的制造设备的 成本、与现有的图案化和蚀刻方法的兼容性等。
[0030] 为了处理上述和相关的顾虑，本发明的多个方面提供了可以在较低温度形成的硅 基、导电存储单元元件。在一些实施例中，公开了可以在较低温度原位掺杂的硅或硅的衍生 物（以下统称为硅基）薄膜。合适的硅的衍生物的实例可以包括硅锗（SiGe)、碳化硅等。在 一个或多个公开的实施例中，薄膜可以是利用低压化学气相沉积（LPCVD)或等离子体增强 化学气相沉积（PECVD)方法沉积的掺杂薄膜。掺杂可以包括被选择为具有合适的掺杂物浓 度的η型(例如，磷或其他合适的η型掺杂物)或p型(例如，硼或其他合适的p型掺杂物)掺 杂物，从而在薄膜中得到目标电阻率。此外，可以沉积多个薄膜层，各层具有各自的掺杂物 或掺杂物浓度(和对应的电阻率)。此外，这些薄膜层可以通过连续沉积方法来形成。这种连 续方法可以避免存储单元的层之间、存储单元的电流控制元件(例如，电阻式硅基薄膜）与 导电存储单元元件(例如，线材、电极）之间或者导电存储单元元件与硅衬底之间的界面层。 在至少一个实施例中，硅基导电存储单元元件可以促成存储单元的多个阵列在第三维形成 层，从而在硅薄片上得到每个单位面积上更大的存储单元密度。
[0031] 在本文公开的一些实施例中，可以在低于约450摄氏度的温度下沉积掺杂的硅基 导电薄膜。在其他实施例中，可以在低于约350摄氏度的温度下沉积掺杂的硅基导电薄膜。 在另外的实施例中，可以在低于约300摄氏度的温度下沉积掺杂的硅基导电薄膜。在至少 一个实施例中，可以在约290摄氏度与约250摄氏度之间沉积掺杂的硅基导电薄膜。较低 温度的沉积方法可以促成存储单元技术的制造复杂性的显著减小、制造成本的降低、能够 在另外的存储单元技术(例如，双端存储单元技术、电阻开关存储单元技术等或它们的合适 组合）中使用更宽范围的技术、方法、材料、掺杂物、蚀刻和图案等。在本发明的一些实施例 中，掺杂物在沉积时被激活，并且不需要单独的退火步骤。
[0032] 现在参照附图，图1示出了根据本发明的一个或多个方面的示例的存储单元100 的方框图。在至少一些方面，存储单元100可以是电阻开关存储单元。然而，存储单元100 不限于这些方面，并且在其他方面可以是另一个合适的存储单元技术(例如，双端存储器技 术、三端半导体晶体管或其他合适的存储单元)。
[0033] 存储单元100可以包括衬底102。衬底102可以用作存储单元100的底层以及例 如存储阵列中一个或多个其他的存储单元的底层(例如，参照图9,见下文)。因此，在一些公 开的方面，衬底102不需要专用于存储单元100。另外，衬底102可以是硅晶圆、合适的硅 的衍生物(例如，硅锗）或用于半导体芯片(例如，存储器、处理器等）的其他合适的衬底。在 多个公开的方面，衬底102可以是用于CMOS半导体过程或与CMOS半导体过程兼容的衬底， CM0S半导体过程包括掩模过程、蚀刻过程、图案化过程等或它们的组合。因此，在一些实施 例中，衬底102可以具有形成在其中的任何合适数量的CMOS兼容的设备，包括存储单元100 的逻辑、驱动器等。
[0034] 存储单元100还包括掺杂的硅基导体104。掺杂的硅基导体104可以是由硅或合 适的硅的衍生物(例如，硅锗、碳化硅或可以掺杂用于受控的电阻率的其他合适的硅层）形 成的。此外，掺杂的娃基导体104可以在较低温度掺有导电离子。在一些方面，掺杂过程可 以包括在450摄氏度或低于450摄氏度进行的PECVD过程或LPCVD过程。因为低温掺杂过 程，存储单元100可以与许多现有的CMOS制造技术兼容。另外，具有较低的熔化温度或软 化温度的金属（虽然图1未示出）可以用作存储单元100。例如，在本发明的一个或多个方 面，铝线材可以定位在衬底102与掺杂的硅基半导体104之间。因为低温的PECVD或LPCVD 过程，掺杂的硅基导体104可以掺有离子，而不管较低熔点的铝线材。在一些方面，可以在 350摄氏度或低于350摄氏度进行PECVD掺杂过程。在一些方面，可以在300摄氏度或低于 300摄氏度进行PECVD掺杂过程。在至少一个另外的方面，可以在约250摄氏度与约290摄 氏度之间进行PECVD掺杂过程。在各种实施例中，沉积的掺杂的硅基导体104内的掺杂物 在沉积是被激活，因此，不需要单独的、专用的高温退火过程。因此，掺杂的硅基导体104在 沉积之后具有一定水平的导电率(一定水平的电阻率)。例如，掺杂的娃基导体104在沉积 之后具有目标导电率值（目标电阻率值)。
[0035] 掺杂的娃基导体104可以具有选择的电阻率值。例如，掺杂的娃基导体104的娃 基材料可以嵌有适当浓度的导电离子，以得到具有选定电阻率值的掺杂的硅基导体104。在 一些方面，掺杂物可以是η型掺杂物，而在其他方面，掺杂物可以是p型掺杂物。在至少一 个公开的方面，掺杂物可以是硼离子，但是本发明不限于此。例如，在多个其他方面，掺杂物 可以是铟、镓、磷、砷或锑或Ρ型或η型掺杂物的适当组合。
[0036] 在各种实施例中，存储单元100可以任选地包括一个或多个电流控制层。例如，硅 基存储单元层 21〇6可以是沉积在掺杂的硅基半导体104上的硅基薄膜。在一些方面，可以 在掺杂的硅基导体104与硅基存储单元层 2106 (例如，作为连续沉积方法的一部分，其中在 沉积期间条件发生变化)之间没有中间层或材料的情况下完成沉积。另外，一个或多个控制 层106可以被沉积至各个目标电阻值，以便于存储单元100的电流控制。
[0037] 存储单元100可以进一步包括由一个或多个存储单元层形成的电阻开关元件 110,至少一个电阻开关元件与硅基存储单元层 2106相邻(或者，例如，在一个实施例中，与 掺杂的硅基导体104相邻，其中存储单元100不包括电流控制层106)。另外，一个或多个存 储层的子集可以是使用PECVD方法形成的硅基薄膜，类似于掺杂的硅基导体104。如图所 示，随后的存储单元层（向上穿过顶部的存储单元层i 108)可以顺序地堆积在一个或多个电 流控制层(例如，硅基存储单元层21〇6)上或上方。在本发明的一个或多个方面，存储单元 层108的至少一个子集可以被配置为生产电阻开关元件110。电阻开关元件110可以具有 预定的电阻开关存储单元的性能(例如，导通状态的电阻、在多位堆叠的情况下一组多个导 通状态的电阻、截止状态的电阻、激活电压、或者在多位堆叠的情况下一组激活电压、去激 活电压等)。
[0038] 如上所述，存储单元层108、电流控制层(例如，硅基存储单元层2106)或掺杂的硅 基导体104或他们的合适的组合可以在450摄氏度或低于450摄氏度的温度下使用低温 PECVD或LPCVD方法来沉积或掺杂。通过选择各个离子或离子浓度用于掺杂一个或多个这 些层，各个层的每一个可以具有给定的各个电阻率值。例如，这些电阻率值可以用于提供导 电性能、电流控制性能等性能。
[0039] 在各种实施例中，电阻开关元件110、硅基存储单元层2106以及掺杂的硅基导体 104可以通过连续沉积方法来形成，而不具有中间界面层。这种实施例可以减少制造存储单 元100的复杂度和成本。此外，连续沉积和较低温度的PECVD或LPCVD掺杂方法可以使存 储单元100与CMOS型制造设备兼容。这会有助于减少大量的间接成本，否者在重新加工或 重新设计制造设备来制造存储单元100中会包含这些间接成本。
[0040] 本发明的发明人相信低温且连续的沉积方法的实施例会比与CMOS型制造过程或 设备的兼容性较差的其他双端存储器设计提供显著的实践优势。因此，这些其他的双端存 储器涉及会包含额外的机器模具和工具、模具和工具的设计以及相关的制造成本。此外，发 明人相信，这些其他的双端存储器设计的多层电气互连应当需要几个界面层，由于温度约 束或使用非硅基层或衬底。每个这些约束会给其他的双端存储器设计增加额外的间接成本 和制造复杂度。
[0041] 如图所示，存储单元100包括形成为与顶部存储单元层108相邻的导体112 (例 如，顶部导体)。在一些方面，导体112可以是被掺杂到预定的电阻率值的硅基导体。在这 种情况下，导体112可以作为连续沉积的一部分与电阻开关元件110形成在一起。然而，存 储单元100不限于此。
[0042] 在各种实施例中，由于存储单元100的硅基层的较低温度的沉积和掺杂过程，导 体112可以是金属，甚至是例如铝、铜等具有较低软化点或熔点的金属。在一些实施例中， 当导体112包括金属时，可以使用金属堆叠。例如，扩散或阻碍材料还可以用于接触顶部存 储单元层108,例如，钛、氧化钛、钨、氮化钛等。另外，封端材料可以是导体112的顶层，例 如，钛、氧化钛、钨、氮化钛等。如上所述，一个或多个导线可以任选地使存储单元100的一 个或多个层互连，并且这些导线可以是被原位掺杂到特定的电阻率值的硅基沉积(例如，类 似于掺杂的硅基导体104或存储单元层106、108)，或者可以是金属或其他合适的导电体。
[0043] 图2示出了根据本发明的一个或多个额外的实施例的示例的存储单元200的方框 图。在一些实施例中，存储单元200的至少一个子集可以掺有p型离子。在多个实施例中， 合适的掺杂物浓度的范围可以从P+浓度变化到P-浓度。在至少一个实施例中，掺杂物浓 度可以在约1E 19与约1E21离子每立方厘米(离子/cm3)之间，但是本发明不限于此。根据本 专利公开，本领域的普通技术人员应当认识到可以使用其他合适的掺杂物浓度，并且这些 被认为是在本发明的范围内。在以下描述的多个方面，存储单元200可以是除双端存储单 元设备之外的电阻开关存储装置。
[0044] 存储单元200可以包括CMOS兼容的衬底202。CMOS兼容的衬底可以是硅晶圆，或 者其他合适的衬底材料(例如，硅锗)。如上述实施例所述，衬底202可以具有形成在其中或 其上的一个或多个CMOS器件。堆叠在顶部的CMOS兼容的衬底202是硅基导体204。在本 发明的一些方面，硅基导体204可以用作存储单元200的底电极。在其他方面，硅基导体 204可以用作从CMOS兼容的衬底202提供导电路径到存储单元200的其他元件的导线。对 于任一种用途，在一个或多个方面，硅基导体204可以是硅基沉积薄膜，如之前所述。在替 代的或额外的方面，硅基薄膜可以放置在与存储单元200或这种存储单元的阵列相关联的 金属线(例如，铝、铜或其他合适的导电金属）上，但是本发明不限于这些方面，并且可以在 没有金属配线的情况下布置硅基导体204。
[0045] 在至少一个讨论的方面，硅基导体204可以是被原位掺杂以具有目标电阻率值札 的硅薄膜沉积。如上所述，掺杂物在沉积时被激活，因此不需要单独的高温退火过程。如图 2所示，掺杂物可以是合适的p型掺杂物(例如，硼原子等)。p型掺杂物的密度可以被预先 选择以匹配电阻率值凡并且可以利用低温PECVD或LPCVD掺杂方法被注入硅基薄膜。这 些方法的温度可以低于450摄氏度(例如，约450摄氏度、约400摄氏度、约350摄氏度、约 300摄氏度、约290摄氏度、在约250摄氏度与约290摄氏度之间)，从而使CMOS型制造技术 能够用于存储单元200。
[0046] 如图2所示，然后层堆叠沉积在硅基导体204的上方。这个堆叠可以包括一个或多 个层，虽然存储单元200被图示为具有两层。这些层包括硅基p型层206。硅基p型层206 掺有P型掺杂物材料以具有选择的电阻率值。在至少一个方面，硅基P型层206的电阻率 值可以等于或基本上等于&。因此，硅基P型层206的电阻率值可以与硅基导体204的电 阻率值匹配或基本匹配。在一些讨论的实施例中，&可以在约10毫欧姆-厘米（mOhm-cm) 值约10欧姆-厘米的范围内。
[0047] 另外，第二硅基p型层208可以形成在硅基p型层206的上方。这个第二硅基p 型层208也可以被掺杂以具有对应的电阻率值。在至少一个讨论的方面，第二硅基p型层 208的电阻率值可以等于R2，其中R2>Rlt) >在一个或多个替代或额外的实施例中，R2可以在 约 2mOhm_cm 至 100m0hm-cm 的范围内。
[0048] 在各种实施例中，在相当的温度(例如，例如，约450摄氏度、约400摄氏度、约350 摄氏度、约300摄氏度、约290摄氏度、在约250摄氏度与约290摄氏度之间)下利用本文所 述的较低温度的PECVD或LPCVD方法可以原位掺杂硅基p型层206或第二硅基p型层208 的中的任一个或两者。例如，娃基导体204、娃基p型层206或第二娃基p型层208可以是 具有分级的掺杂梯度、陡峭的掺杂梯度、具有或不具有中间界面层的背对背沉积的多个硅 基薄膜的对应的一个。另外，硅基P型层206或第二硅基p型层208的任一个或两者可以 是硅薄膜沉积、硅锗薄膜沉积、碳化硅薄膜沉积等或它们的组合。在这，掺杂物通常在沉积 时被激活，并且不需要单独的高温退火过程。
[0049] 如上所述，存储单元200可以提供比现有的单个或大阵列的存储单元显著的优 势。例如，因为较低温度的沉积过程，一个或多个金属线、电极、触点等可以任选地用于存储 单元200 (虽然图未示出），而不会猛烈地冲击金属。然而，在一些方面，硅基导体204可以 用于代替一些或所有的这些金属。硅基导体204层可以显著地优势，特别是当其与存储单 元200的其他的硅基层相邻时。例如，存储单元200的电阻开关元件可以包括非晶硅层， 或其他电阻材料，其中导电细丝被形成用于电阻开关特性。存储单元200的电流控制层(例 如，硅基p型层2206或硅基p型层1208)可以通过连续沉积过程形成为与非晶硅层（或其 他合适的包含细丝的层）相邻，而没有中间层(例如，参照图4至图6,见下文)。这会导致与 制造存储单元200相关联的显著减小的复杂度。另外，如上所述，存储单元200的其他层可 以通过连续沉积方法来形成，从而得到不仅用于存储单元200,而且用于这种存储单元的阵 列(例如，参照图9,见下文)或以三维存储器体系结构堆叠的多个阵列(未示出）单个制造过 程。例如，在后一种三维存储器体系结构中，低温PECVD或LPCVD沉积促成根据CMOS的兼 容性来缩减多个堆叠，而不会使多个堆叠的底部上说附近的配线层的薄层电阻折衷，因为 在顶部沉积并掺杂了更多的层。
[0050] 图3示出了根据本发明的又另一个实施例的示例的存储单元300的方框图。在这 些实施例中，一些或所有的存储单元300可以掺有η型离子。在多个实施例中，合适的掺杂 物浓度的范围可以从η+浓度变化到η-浓度。在至少一个实施例中，掺杂物浓度可以在约 1Ε 19离子每立方厘米与约1Ε21离子每立方厘米之间，但是本发明不限于此。在至少一个实 施例中，掺杂物浓度可以在约与约离子每立方厘米(离子)之间，但是本发明不限于此。根据 本专利公开，本领域的普通技术人员应当认识到可以使用其他合适的掺杂物浓度，并且这 些被认为是在本发明的范围内。在多个其他的方面，类似于图2的存储单元200 (见上文)， 存储单元300可以是电阻开关存储装置，但是存储单元300还可以是另一个双端存储单元。
[0051] 存储单元300可以包括CMOS兼容的衬底302,该衬底可以是硅晶圆或其他合适的 衬底材料(例如，硅锗)，如上所述，该衬底中或该衬底上形成有一个或多个CMOS装置，堆叠 在上方的CMOS兼容的衬底302是硅基导体304。在一些方面，硅基导体304可以用作存储 单元300的底电极，或者用作存储单元300的导线。硅基导体304可以是与存储单元300 相连或与这种存储单元的阵列相连的金属线(例如，铝、铜或其他合适的导电金属）上的硅 基薄膜，或者可以直接沉积在CMOS兼容的衬底302上。
[0052] 在至少一个公开的方面，硅基导体304可以被原位掺杂到具有目标电阻率值札(注 意，硅基导体304的Ri与图2的硅基导体204的Ri值可以具有或不具有任何相似性，见上 文)的硅薄膜沉积)。掺杂物可以具有合适的η型掺杂物(例如，具有过剩电子或负电荷)。p 型掺杂物的密度可以被预先选择以匹配电阻率值&并且可以利用低温PECVD或LPCVD掺杂 方法被注入硅基薄膜。这些方法的温度可以低于450摄氏度(例如，约450摄氏度、约400摄 氏度、约350摄氏度、约300摄氏度、约290摄氏度、在约250摄氏度与约290摄氏度之间)， 从而使CMOS型制造技术能够用于存储单元300。
[0053] 层堆叠沉积在硅基导体304的上方。这个堆叠可以包括一个或多个层，虽然存储 单元300被图示为具有两层。这些层包括硅基η型层306和第二硅基η型层308。硅基η 型层306掺有η型掺杂物材料以具有选择的电阻率值。在至少一个方面，娃基η型层306 的电阻率值可以等于或基本上等于&。因此，硅基Ρ型层306的电阻率值可以与硅基导体 304的电阻率值匹配或基本匹配。
[0054] 在多个实施例中，第二硅基η型层308可以形成在硅基p型层306的上方并且还可 以被掺杂而具有各自的电阻率值。在至少一个公开的方面，硅基η型层308的电阻率值可 以等于r 2，其中R2>Rl (虽然类似于Rl，但是硅基η型层308的R2的合适的值与图2的硅基 P型层208之间可以具有或不具有任何关联)。> 在本发明的替代或额外的实施例中，凡的 取值范围可以在约10m0hm-cm值约100hm-cm之间，并且R2的取值范围可以在约2m0hm-cm 至约100m0hm-cm之间。以下表1提供了图3的娃基η型层308、娃基p型层306和娃基导 体304以及图2的硅基ρ型层208、硅基ρ型层206和硅基导体204的多个电阻率值，单位 为 milliohm-cm〇
[0055]

【权利要求】
1. 一种存储单元，包括： 包括多个娃基层的娃（Si)堆叠，被配置为响应于在所述存储单兀上施加第一电信号而 具有第一电状态以及响应于在所述存储单元上施加第二电信号而具有第二电状态，其中， 所述第二电信号具有不同于所述第一电信号的幅值或极性；以及 由硅或硅的衍生物组成的配线层，被配置为促成在所述存储单元上施加所述第一电信 号或所述第二电信号，其中所述配线层在低于400摄氏度的温度下形成为与所述硅堆叠相 邻。
2. 如权利要求1所述的存储单元，其中，所述硅堆叠或所述配线层与互补金属氧化物 半导体（CMOS)衬底相邻。
3. 如权利要求1所述的存储单元，其中，所述配线层的硅或硅的衍生物掺有η型或p型 掺杂物以具有目标导电率值。
4. 如权利要求3所述的存储单元，其中，所述目标导电率值等于或大于所述硅堆叠在 所述第一电状态或所述第二电状态中的至少一个状态下的导电率值。
5. 如权利要求3所述的存储单元，其中，所述掺杂物选自硼、铟、镓、磷、砷或锑中的至 少一种。
6. 如权利要求3所述的存储单元，其中，所述配线层被原位掺杂同时与互补金属氧化 物半导体衬底或所述硅堆叠相邻。
7. 如权利要求1所述的存储单元，其中，所述配线层是通过等离子体增强化学气相沉 积（PECVD)方法形成的。
8. 如权利要求7所述的存储单元，其中，所述配线层是在低于350摄氏度的温度下通过 等离子体增强化学气相沉积方法形成的。
9. 如权利要求7所述的存储单元，其中，所述配线层是在低于290摄氏度的温度下通过 等离子体增强化学气相沉积方法形成的。
10. 如权利要求1所述的存储单元，其中，所述存储单元是布置成交叉式存储器架构的 一组存储单元中的一个，并且进一步地，其中，所述硅堆叠被配置为具有电阻开关特性，其 中所述第一电状态与第一电阻值相对应，并且所述第二电状态与不同于所述第一电阻值的 第二电阻值相对应。
11. 如权利要求1所述的存储单元，其中，所述硅的衍生物是使用低压化学气相沉积 (LPCVD)方法或等离子体增强化学气相沉积方法沉积的硅锗。
12. 如权利要求1所述的存储单元，其中，所述硅的衍生物是硅锗，所述硅锗掺有选自 由以下各项组成的列表中的至少一种：硼、铟、镓、磷、砷或锑。
13. 如权利要求1所述的存储单元，其中，所述多个硅基层至少包括被掺杂成具有第一 电阻值的第一硅或硅的衍生物层以及被掺杂成具有不同于所述第一电阻值的第二电阻值 的第二硅或硅的衍生物层，其中所述第一硅或硅的衍生物层和所述第二硅或硅的衍生物层 是在所述硅堆叠内不具有中间界面层的相邻层。
14. 如权利要求1所述的存储单元，其中，所述配线层和所述硅堆叠直接接触，没有中 间界面层。
15. 如权利要求1所述的存储单元，其中， 所述配线层的电阻率在10毫欧姆-厘米（mOhm-cm)与10欧姆-厘米之间；并且 电阻开关元件至少包括第一硅沉积膜和第二硅沉积膜，其中，所述第一硅沉积膜的电 阻率在10毫欧姆-厘米与10欧姆-厘米之间，并且所述第二硅沉积膜的电阻率在2毫欧 姆-厘米与100毫欧姆-厘米之间。
16. -种制造存储单元的方法，包括： 形成与衬底相邻的电极层，所述电极层由硅或硅的衍生物组成； 在低于450摄氏度的温度下对所述电极层进行原位掺杂； 形成与所述电极层相邻的第一硅层；以及 对所述第一硅层进行原位掺杂使得所述电极层和所述第一硅层接触而没有中间电阻 界面。
17. 如权利要求16所述的方法，进一步包括： 形成与所述第一硅层相邻的第二硅层；以及 对所述第二硅层进行原位掺杂使得所述第二硅层的导电率值实质上不同于所述电极 层和所述第一娃层的导电率值。
18. 如权利要求16所述的方法，其中形成所述电极层以及形成所述第一硅层是连续沉 积，没有中间界面层。
19. 一种交叉式存储阵列，包括： 多个存储单元，其中所述多个存储单元中的至少一个被配置为响应于第一电信号而具 有第一电状态以及响应于第二电信号而具有第二电状态的性能，并且进一步地，其中所述 多个存储单元被布置成包括至少二维的阵列；以及 配线组件，被配置为促成输送所述第一电信号或所述第二电信号，其中所述配线组件 由硅组成，并且在低于400摄氏度的温度下通过等离子体增强化学气相沉积被原位掺杂， 与互补金属氧化物半导体（CMOS)衬底相邻。
20. 如权利要求19所述的交叉式存储阵列，进一步包括以下各项中的至少一项： 相对于所述多个存储单元在第三维中布置的第二多个所述存储单元； 所述多个存储单元，包括由硅或硅的衍生物形成的多个层，所述多个层被原位掺杂成 具有各自的目标电阻值。
【文档编号】H01L45/00GK104051621SQ201410097945
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月14日
【发明者】S·P·麦克斯维尔, S·纳拉亚南, 赵星贤, T·库马尔 申请人:科洛斯巴股份有限公司