具有p型埋层的硅外延过程中抑制p型杂质自掺杂的工艺的制作方法
【专利摘要】本发明提供一种具有P型埋层的硅外延过程中抑制P型杂质自掺杂的工艺，包括步骤：提供硅片，作为制作半导体器件的衬底，所述硅片的表面注入形成有P型埋层和N型埋层，将所述硅片在低温和常压的环境下作烘烤；将所述硅片在低温和常压的环境下作刻蚀，去除所述硅片的表面因之前形成所述P型埋层和所述N型埋层时所造成的损伤；在常压的环境下于所述硅片的表面形成一层本征的顶盖层；在减压的环境下于所述顶盖层的表面生长外延层。本发明对于P型埋层中P型杂质浓度过高的产品，在N型硅外延工艺的过程中，抑制P型杂质的自掺杂问题，提高器件如横向PNP管的放大系数。
【专利说明】具有P型埋层的硅外延过程中抑制P型杂质自掺杂的工艺
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，具体来说，本发明涉及一种具有P型埋层的硅外延过程中抑制P型杂质自掺杂的工艺。
【背景技术】
[0002]在例如双极型(Bipolar)集成电路工艺中，通常会在外延(Epitaxy)前于衬底上预埋一定浓度的硼埋层(又称BP埋层，是一种P型埋层)，为器件起到对通隔离或参与制作器件。在减压外延过程中，由于硼原子(P型杂质)半径小，极易从BP埋层中逸出，形成严重的硼自掺杂效应，进而导致旁边的磷埋层(又称BN埋层，是一种N型埋层)上方的横向PNP管的放大系数(放大β)很难做高。
[0003]为了抑制硼原子在外延过程中的自掺杂，目前的N型外延工艺都是采用在外延前于衬底上增加形成一层本征的(intrinsic)顶盖层(又称CAP层)，覆盖在该BP埋层上，来抑制硼原子的逸出。
[0004]图1为现有技术中的一种具有硼埋层的硅外延工艺过程中抑制硼自掺杂的外延方法的流程示意图。如图1所示，当前常规的工艺流程可以描述如下:
[0005]首先执行步骤S101，提供硅片，作为制作半导体器件的衬底，硅片的表面注入形成有BP埋层和BN埋层，将硅片在高温和常压的环境下作烘烤。该高温可以是指1150°C，该常压可以是指标准大气压。
[0006]接着执行步骤S102，将硅片在高温和常压的环境下作刻蚀，去除硅片表面因之前形成BP埋层和/或BN埋层时所造成的损伤。该高温和该常压的概念与上述步骤SlOl中相同，即高温可以是指1150°C，常压可以是指标准大气压。
[0007]然后执行步骤S103，在减压的环境下于硅片表面形成一层本征的顶盖层。该减压可以是指45托(torr)。
[0008]最后执行步骤S104，在减压的环境下在顶盖层的表面生长外延层。该减压的概念与上述步骤S103中相同，即该减压可以是指45托。
[0009]但是当BP埋层的硼浓度过高时，常规的外延工艺就不能有效地抑制硼的自掺杂，从而让硼原子聚集到BN层的上方，导致器件向衬底漏电。为此，需要开发一种新的外延工艺。
【发明内容】
[0010]本发明所要解决的技术问题是提供一种具有P型埋层的硅外延过程中抑制P型杂质自掺杂的工艺，对于P型埋层中P型杂质浓度过高的产品，在N型硅外延工艺的过程中，抑制P型杂质的自掺杂问题，提高器件如横向PNP管的放大系数。
[0011]为解决上述技术问题，本发明提供一种具有P型埋层的硅外延过程中抑制P型杂质自掺杂的工艺，包括步骤:
[0012]A.提供硅片，作为制作半导体器件的衬底，所述硅片的表面注入形成有P型埋层和N型埋层，将所述硅片在低温和常压的环境下作烘烤；
[0013]B.将所述硅片在低温和常压的环境下作刻蚀，去除所述硅片的表面因之前形成所述P型埋层和所述N型埋层时所造成的损伤；
[0014]C.在常压的环境下于所述硅片的表面形成一层本征的顶盖层；以及
[0015]D.在减压的环境下于所述顶盖层的表面生长外延层。
[0016]可选地，在上述步骤A和步骤B中，所述低温是指温度为1080?1120°C。
[0017]可选地，在上述步骤A、步骤B和步骤C中，所述常压是指气压为标准大气压。
[0018]可选地,在上述步骤D中，所述减压是指气压为45?60托(torr)。
[0019]可选地，所述P型埋层是指硼埋层，所述P型杂质是指硼原子；所述N型埋层是指锑埋层。
[0020]可选地,所述娃片为P型掺杂，其电阻率为35?400hm.cm。
[0021]与现有技术相比，本发明具有以下优点:
[0022]本发明所有的工艺步骤都可以在一单片外延炉中实现，通过降低硅片烘烤和刻蚀的温度，有效地降低了 P型杂质的逸出量。另外，形成顶盖层的压力模式也从减压改为常压，增强了外延工艺腔体对P型杂质的净化作用，使得外延生长前积聚在非P型埋层区域的P型杂质排出外延工艺腔体，从而更有效地抑制了 P型杂质的自掺杂。
[0023]本发明经过对外延工艺的优化，双极型集成电路产品的N型埋层上方的横向PNP管在50 μ A的测试电流下的放大系数(放大β)从20左右提升到40左右，证实了本发明是非常有效的。
【专利附图】
【附图说明】
[0024]本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中:
[0025]图1为现有技术中的一种具有硼埋层的硅外延工艺过程中抑制硼自掺杂的外延方法的流程示意图；
[0026]图2为本发明一个实施例的具有P型埋层的硅外延工艺过程中抑制P型杂质自掺杂的工艺流程示意图；
[0027]图3为本发明一个实施例的具有硼埋层的硅外延工艺过程中抑制硼自掺杂的外延方法实施之后，对纯外延区的扩展电阻率分布图(SRP)的分析位置示意图；
[0028]图4为本发明一个实施例的具有硼埋层的硅外延工艺过程中抑制硼自掺杂的外延方法实施之后，与现有技术之间的扩展电阻率分布图(SRP)的对比曲线图。
【具体实施方式】
[0029]下面结合具体实施例和附图对本发明作进一步说明，在以下的描述中阐述了更多的细节以便于充分理解本发明，但是本发明显然能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下根据实际应用情况作类似推广、演绎，因此不应以此具体实施例的内容限制本发明的保护范围。
[0030]图2为本发明一个实施例的具有P型埋层的硅外延工艺过程中抑制P型杂质自掺杂的工艺流程示意图。如图2所示，该工艺流程主要包括:[0031]执行步骤S201，提供硅片，作为制作半导体器件的衬底(P-型衬底)。该硅片一般为P型掺杂，其电阻率可以为35?400hm.Cm(欧姆.厘米)。在硅片的表面注入形成有P型埋层和N型埋层，该P型埋层可以是硼埋层，该P型杂质可以是硼原子；而该N型埋层可以是锑埋层。接着将硅片在低温和常压的环境下作烘烤。在本实施例中，该低温是指温度可以位于1080?1120°C之间的某个数值，例如1080°C、1090°C、1100°C、1110°C或者1120。。，优选为1100°C ;该常压是指气压可以为标准大气压。
[0032]执行步骤S202，将硅片在低温和常压的环境下作刻蚀，去除硅片的表面因之前形成P型埋层和N型埋层时所造成的损伤。在此步骤中，该低温和该常压的含义与上述步骤S201中相同，即该低温是指温度可以为1080?1120°C之间的某个数值，例如1080°C、1090°C、1100°C、1110°C或者1120°C，优选为1100°C;而该常压是指气压可以为标准大气压。
[0033]执行步骤S203，在常压的环境下于硅片的表面形成一层本征的顶盖层(CAP层)。在此步骤中，该常压的含义与上述步骤S201、S202中相同，即该常压是指气压可以为标准大气压。
[0034]执行步骤S204，在减压的环境下于顶盖层的表面生长外延层(一般为N型外延层)。在本实施例中，该减压是指气压可以为45?60托(torr)之间的某个数值，例如45托、50托、55托或者60托。
[0035]图3为本发明一个实施例的具有硼埋层(P型埋层)的硅外延工艺过程中抑制硼(P型杂质)自掺杂的外延方法实施之后，对纯外延区的扩展电阻率分布图(SRP)的分析位置示意图。图4为本发明一个实施例的具有硼埋层(P型埋层)的硅外延工艺过程中抑制硼(P型杂质)自掺杂的外延方法实施之后，与现有技术之间的扩展电阻率分布图(SRP)的对比曲线图。需要注意的是，这些附图均仅作为示例，其并非是按照等比例的条件绘制的，并且不应该以此作为对本发明实际要求的保护范围构成限制。
[0036]请结合图3和图4所示，经过本发明的外延工艺的优化后，从对外延片的纯外延区(即外延层下方无BP埋层和BN埋层的区域)的扩展电阻率分布图(SRP, SpreadingResistivity Profile)来看,优化后(本发明)外延层的有效外延厚度较优化前(现有技术)增加了约2.7微米，PN结后的自掺杂效应已经消失，如图4所示。
[0037]具体来说，优化前的现有技术的扩展电阻率分布曲线在PN节的位置之后有明显的下凹现象(即电阻率迅速变小，说明导电能力增加)，这是由于BP埋层中的硼(P型杂质)在外延生长前，从BP埋层中逸出并积聚在非BP埋层区域，外延生长后这部分硼就被包夹在外延层和衬底之间。由于衬底(硅片)一般为P型(35?40欧姆.厘米)，从而导致了分布曲线的下凹。随着高温外延进行，这部分硼向外扩散，进一步导致外延层有效厚度降低(如图4中的下凹区)。
[0038]优化后的本发明由于氯化氢(HCL)气体刻蚀硅片的温度降低，使硼的逸出量降低(不易跑出)，再加上常压形成顶盖层对工艺腔体的净化作用，使外延前积聚在非BP埋层区域的硼排出外延腔体，从而分布曲线变得较为平缓，消除了下凹现象。
[0039]综上所述，本发明所有的工艺步骤都可以在一单片外延炉中实现，通过降低硅片烘烤和刻蚀的温度，有效地降低了 P型杂质的逸出量。另外，形成顶盖层的气压模式也从减压改为常压，增强了外延工艺腔体对P型杂质的净化作用，使得外延生长前积聚在非P型埋层区域的P型杂质排出外延工艺腔体，从而更有效地抑制了 P型杂质的自掺杂。[0040]本发明经过对外延工艺的优化，双极型集成电路产品的N型埋层上方的横向PNP管在50 μ A的测试电流下的放大系数(放大β)从20左右提升到40左右，证实了本发明是非常有效的。
[0041]本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围之内。
【权利要求】
1.一种具有P型埋层的硅外延过程中抑制P型杂质自掺杂的工艺，包括步骤: A.提供硅片，作为制作半导体器件的衬底，所述硅片的表面注入形成有P型埋层和N型埋层，将所述硅片在低温和常压的环境下作烘烤； B.将所述硅片在低温和常压的环境下作刻蚀，去除所述硅片的表面因之前形成所述P型埋层和所述N型埋层时所造成的损伤； C.在常压的环境下于所述硅片的表面形成一层本征的顶盖层；以及 D.在减压的环境下于所述顶盖层的表面生长外延层。
2.根据权利要求1所述的工艺，其特征在于，在上述步骤A和步骤B中，所述低温是指温度为1080?1120°C。
3.根据权利要求2所述的工艺，其特征在于，在上述步骤A、步骤B和步骤C中，所述常压是指气压为标准大气压。
4.根据权利要求3所述的工艺，其特征在于，在上述步骤D中，所述减压是指气压为45?60托。
5.根据权利要求4所述的工艺，其特征在于，所述P型埋层是指硼埋层，所述P型杂质是指硼原子；所述N型埋层是指锑埋层。
6.根据权利要求5所述的工艺，其特征在于，所述硅片为P型掺杂，其电阻率为35?400hm.cm。
【文档编号】H01L21/265GK103972064SQ201410225224
【公开日】2014年8月6日 申请日期:2014年5月26日 优先权日:2014年5月26日
【发明者】丁海东, 王海红 申请人:上海先进半导体制造股份有限公司