半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明提供半导体器件及其制造方法。该半导体器件包括：场绝缘层，形成在衬底中；层间电介质层，形成在场绝缘层上并包括暴露场绝缘层的至少一部分的沟槽；沉积绝缘层，形成在沟槽中以设置在场绝缘层上；栅极绝缘层，形成在沟槽中以设置在沉积绝缘层上；以及金属栅极，形成在沟槽中且在栅极绝缘层上。
【专利说明】半导体器件及其制造方法

【技术领域】
[0001] 本发明构思的示范性实施方式涉及半导体器件及其制造方法。

【背景技术】
[0002] 随着金属氧化物半导体（M0S)晶体管的特征尺寸减小，栅极的长度和形成在其下 面的沟道的长度也逐渐减小。因此，正在进行各种研究以增大栅极与沟道之间的电容并改 善M0S晶体管的操作特性。
[0003] 随着主要用作栅极绝缘膜的硅氧化物膜的厚度逐渐减小，硅氧化物膜会在其电性 能上受到物理的限制。因此，为了替换传统的硅氧化物膜，正在积极地进行对于具有高介电 常数的高k膜的研究。高k膜可以在保持等效氧化物膜的小厚度的同时减小栅电极与沟道 区域之间的泄漏电流。
[0004] 主要用作栅极材料的多晶硅会具有比大多数金属高的电阻。因此，目前的趋势是 用金属栅电极替换多晶娃栅电极。


【发明内容】

[0005] 本发明构思的一些实施方式提供利用沉积绝缘层来防止在制造工艺期间产生残 留物的半导体器件。
[0006] 本发明构思的一些实施方式还提供半导体器件的制造方法，该方法利用沉积绝缘 层来防止在制造工艺期间产生残留物。
[0007] 本发明构思的这些和其他的目的将在以下对示例实施方式的描述中被描述或者 从其变得明显。
[0008] 根据本发明构思的一方面，提供一种半导体器件，该半导体器件包括：场绝缘层， 形成在衬底中；层间电介质层，形成在场绝缘层上并包括暴露场绝缘层的至少一部分的沟 槽；沉积绝缘层，形成在沟槽中以设置在场绝缘层上；栅极绝缘层，形成在沟槽中以设置在 沉积绝缘层上；以及金属栅极，形成在沟槽中且在栅极绝缘层上。
[0009] 根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包括：场绝缘 层；层间电介质层，形成在场绝缘层上并包括暴露场绝缘层的至少一部分的沟槽；氧化物 膜，与场绝缘层接触并形成在沟槽中；以及金属栅极，形成在沟槽中并且在氧化物膜上。 [0010] 根据本发明构思的另一个方面，提供一种半导体器件的制造方法，该制造方法包 括：在衬底中形成场绝缘层；在场绝缘层上形成层间电介质层，层间电介质层包括暴露场 绝缘层的至少一部分的沟槽；在沟槽中形成沉积绝缘层以设置在场绝缘层上；在沟槽中形 成栅极绝缘层以设置在沉积绝缘层上；以及在沟槽中形成金属栅极以设置在栅极绝缘层 上。
[0011] 根据本发明构思的另一个方面，提供一种半导体器件的制造方法，该制造方法包 括：在衬底上形成包括第一沟槽和第二沟槽的层间电介质层；在第一沟槽的侧壁和底表面 上、在第二沟槽的侧壁和底表面上以及在层间电介质层的顶表面上形成沉积绝缘层；在第 一沟槽和第二沟槽中顺序地形成高k材料层和金属层以设置在沉积绝缘层上；以及平坦化 金属层、高k材料层以及沉积绝缘层。
[0012] 根据本发明构思的另一个方面，提供一种半导体器件的制造方法，该制造方法包 括：提供衬底，该衬底具有限定在其中的第一区域和第二区域；在第一区域中形成第一牺 牲绝缘图案和第一牺牲栅极图案并且在第二区域中形成第二牺牲绝缘图案和第二牺牲栅 极图案；在第一牺牲绝缘图案、第一牺牲栅极图案、第二牺牲绝缘图案和第二牺牲栅极图案 附近形成层间电介质层；去除第二牺牲绝缘图案、第一牺牲栅极图案和第二牺牲栅极图案； 以及在第一沟槽中形成第一栅极绝缘层和第一金属栅极以设置在第一牺牲绝缘图案上以 及在第二沟槽中形成第二栅极绝缘层和第二金属栅极。
[0013] 根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包括：第一鳍和 第二鳍，纵向地形成在衬底上以彼此平行；场绝缘层，设置在衬底上且在第一鳍与第二鳍之 间；层间电介质层，形成在第一鳍、第二鳍以及场绝缘层上并包括暴露第一鳍的一部分的第 一沟槽和暴露场绝缘层的一部分的第二沟槽；第一普通栅极，形成在第一沟槽中；沉积绝 缘层，形成在第二沟槽中以设置在场绝缘层上；栅极绝缘层，形成在第二沟槽中以设置在沉 积绝缘层上；以及虚设栅极，形成在第二沟槽中以设置在栅极绝缘层上。
[0014] 将注意，关于一个实施方式描述的本发明构思的方面可以被并入到不同的实施方 式中，虽然没有对其具体描述。也就是，所有的实施方式和/或任何实施方式的特征能够以 任何的方式和/或结合来合并。本发明构思的这些和其他的目的和/或方面在以下阐述的 说明书中被详细地解释。

【专利附图】

【附图说明】
[0015] 附图被包括来提供对本发明构思的进一步理解，并且被并入本说明书中而构成本 说明书的一部分。附图示出了本发明构思的一些实施方式并与说明书一起用于说明本发明 构思的原理。
[0016] 图1为根据本发明构思的一些实施方式的半导体器件的布局图。
[0017] 图2为沿着图1的线A-A截取的截面图，图3为沿着图1的线B-B截取的截面图。
[0018] 图4为根据本发明构思的一些实施方式的半导体器件的截面图。
[0019] 图5为根据本发明构思的一些实施方式的半导体器件的截面图。
[0020] 图6为根据本发明构思的一些实施方式的半导体器件的截面图。
[0021] 图7为根据本发明构思的一些实施方式的半导体器件的截面图。
[0022] 图8为根据本发明构思的一些实施方式的半导体器件的截面图。
[0023] 图9为根据本发明构思的一些实施方式的半导体器件的截面图。
[0024] 图10为根据本发明构思的第八实施方式的半导体器件的透视图，图11为沿着图 10的线A-A'截取的截面图，图12为沿着图10的线B-B'截取的截面图。
[0025] 图13A至图13D示出根据本发明构思的一些实施方式的半导体器件。
[0026] 图14A和图14B为示出根据本发明构思的一些实施方式的半导体器件的概念图。
[0027] 图15为包括根据本发明构思的一些实施方式的半导体器件的电子系统的方框 图。
[0028] 图16至图21示出根据本发明构思的一些实施方式的半导体器件的制造方法中的 中间工艺步骤。
[0029] 图22示出根据本发明构思的一些实施方式的半导体器件的制造方法中的中间工 艺步骤。

【具体实施方式】
[0030] 本发明构思的优点和特征及其实现方法可以通过参照以下对示例实施方式的详 细描述和附图而更容易理解。然而，本发明构思可以以许多不同的形式实施，而不应被解释 为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开将彻底和完整，并将本发 明构思的构思充分地传达给本领域技术人员，本发明构思将仅由权利要求书限定。在附图 中，为了清楚，层和区域的厚度被夸大。
[0031] 将理解，当一个元件或层被称为在另一元件或层"上"或"连接到"另一个元件或 层时，它可以直接在另一元件或层上或者直接连接到另一元件或层，或者可以存在居间的 元件或层。相反，当一个元件被称为"直接"在另一个元件或层"上"或者"直接连接到"另 一个元件或层时，不存在居间的元件或层。相同的附图标记始终指代相同的元件。如这里 使用的，术语"和/或"包括一个或多个相关列举项目的任意和所有组合。
[0032] 为了便于描述，这里可以使用空间关系术语诸如"下面"、"之下"、"下部"、"之上"、 "上部"等来描述如附图所示的一个元件或特征与另一个（些）元件或特征的关系。将理 解，空间关系术语旨在涵盖除附图所示的取向之外装置在使用或操作中的不同取向。例如， 如果附图中的装置被翻转，被描述为在其他元件或特征"之下"或"下面"的元件则将取向 为在其他元件或特征"之上"。因而，示例性术语"之下"能够涵盖"之上"和"之下"两种取 向。装置可以以其他方式取向（旋转90度或其他取向），这里使用的空间关系描述语应相 应地解释。
[0033] 在描述本发明构思的上下文中（尤其是在权利要求书的上下文中），术语"一"和 "该"以及类似指示语的使用应被解释为涵盖单数和复数形式二者，除非这里另外表示或者 与上下文明显矛盾。术语"包括"、"具有"和"包含"应被解释为开放性术语（即，表示"包 括但不限于"），除非另外指出。
[0034] 将理解，虽然术语第一、第二等可以在这里用于描述不同的元件，但是这些元件不 应受到这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。因此，例如，下面 讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而不背 离本发明构思的教导。
[0035] 本发明构思将参照透视图、截面图和/或平面图来描述，附图中示出本发明构思 的示例实施方式。因此，示例性视图的轮廓可以根据制造技术和/或容差而修改。也就是， 本发明构思的实施方式并不意在限制本发明构思的范围，而是涵盖能够由于制造工艺的变 化而引起的所有变化和修改。因而，附图所示的区域被以示意的形式示出，区域的形状仅通 过图示的方式给出而不作为限制。
[0036] 除非另外定义，这里使用的所有技术术语和科学术语具有与本发明所属领域的普 通技术人员通常理解的相同的含义。应注意，这里提供的任意和所有的示例或者示例性术 语的使用仅旨在更好地说明本发明构思，而不是对本发明构思的范围的限制，除非另外指 明。此外，除非另外定义，在通用字典中定义的所有术语不会被过度解释。
[0037] 图1为根据本发明构思的一些实施方式的半导体器件的布局图。图2为沿着图1 的线A-A截取的截面图，图3为沿着图1的线B-B截取的截面图。这里，N型晶体管的栅极 结构作为图1所示的半导体器件被举例说明。
[0038] 参照图1至图3,根据本发明构思的一些实施方式的半导体器件1包括衬底100、 场绝缘层105、包括第一沟槽112的层间电介质层110、第一沉积绝缘层135、第一栅极绝缘 层130以及第一金属栅极199。第一金属栅极199可以包括N型功函数控制膜170、第一粘 附膜181以及第一金属栅极图案190。第一金属栅极199可以通过置换工艺形成。
[0039] 场绝缘层105诸如浅沟槽隔离（STI)膜可以形成在衬底100中以限定有源区103。 有源区103可以在第一方向上纵向地延伸，如图1所示，但是本发明构思的方面不限于此。 衬底100可以由从例如Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP构成的组中选择 的一种或多种半导体材料制成。在一些实施方式中，衬底100可以是绝缘体上硅（SOI)衬 底。此外，衬底100可以是III-V族衬底。有源区103的沟道可以包括SiGe沟道。如将在 后面描述的，当衬底100是III-V族或者沟道是SiGe沟道而不是Si沟道时，不能采用氧化 方法来形成硅氧化物膜。在此情况下，像在本发明构思的一些实施方式中一样，硅氧化物膜 可以利用沉积方法形成。
[0040] 层间电介质层110形成在衬底100上并可以包括第一沟槽112。层间电介质层110 可以通过堆叠两个或更多的绝缘层来形成。如所示的，第一沟槽112的侧壁可以接触间隔 物120,第一沟槽112的底表面可以接触衬底100,但是本发明构思的方面不限于此。如图 1所示，第一沟槽112可以在第二方向上纵向地延伸以与有源区103相交，但是本发明构思 的方面不限于此。因此，第一沟槽112可以暴露场绝缘层105的至少一部分（见图2)或者 可以暴露有源区103的至少一部分（见图3)。
[0041] 间隔物120可以由氮化物膜和氮氧化物膜中的至少一个形成。
[0042] 第一沉积绝缘层135可以是通过沉积方法形成的绝缘层。沉积方法可以包括化学 气相沉积（CVD)或原子层沉积（ALD)，但是本发明构思的方面不限于此。第一沉积绝缘层 135可以包括硅氧化物膜（例如，ΗΤ0)，但是本发明构思的方面不限于此。由于第一沉积绝 缘层135通过沉积方法形成，所以它可以形成在场绝缘层105上，如图2所示。此外，由于在 形成第一沟槽112之后通过沉积方法形成第一沉积绝缘层135 (参见图20)，所以它可以沿 着第一沟槽112的侧壁和底表面共形地形成。当氧化物膜通过不同于沉积方法的方法诸如 热处理、使用双等离子体的方法、使用UV等离子体的方法或利用过氧化氢的方法形成时， 它可以不形成在场绝缘层105上。在此情况下，氧化物膜可以也不形成在第一沟槽112的 侧壁上。第一沉积绝缘层135和场绝缘层105可以形成为彼此接触。第一沉积绝缘层135 可以形成为例如约50A或更小（在约5A至约50A的范围内）的厚度。例如，第一沉积绝 缘层135可以形成为丨0A的厚度。第一沉积绝缘层135被用于改善高压晶体管的操作特性 (即，提高击穿电压）。如将在后面描述的，通过沉积方法形成的氧化物膜能够比通过不同 于沉积方法的方法形成的氧化物膜更容易去除。也就是说，通过沉积方法形成的氧化物膜 很少引起未去除问题并几乎不留下残留物。此外，当衬底100是III-V族衬底时，由于Si没 有被包括在衬底100中，所以利用热处理在衬底100上形成硅绝缘层是非常困难的。因此， 像在根据本发明构思的第一实施方式的半导体器件1中一样，硅绝缘层能够利用沉积方法 容易地形成。
[0043] 第一栅极绝缘层130可以沿着第一沟槽112的侧壁和底表面共形地形成在第一沉 积绝缘层135上。第一栅极绝缘层130和第一沉积绝缘层135可以设置为彼此接触。第一 栅极绝缘层130可以包括具有比硅氧化物膜高的介电常数的高k材料。例如，第一栅极绝缘 层130可以包括从由Hf0 2、Zr02、Ta205、Ti02、SrTi0 3和（Ba，Sr)Ti03构成的组选择的材料。 第一栅极绝缘层130可以根据要形成的器件的类型而形成为适当的厚度。例如，当第一栅 极绝缘层130包括!1?) 2时，它可以形成为约或更小（即，在约5A至约50A的范围内） 的厚度。
[0044] 虽然没有示出，但是蚀刻停止膜可以形成在第一栅极绝缘层130上。蚀刻停止膜 可以包括例如TiN和TaN中的至少一种。例如，蚀刻停止膜可以是TiN膜和TaN膜的堆叠。 蚀刻停止膜可以用于去除N型功函数控制膜的一部分。
[0045] N型功函数控制膜170可以在第一沟槽112中形成在第一栅极绝缘层130 (或蚀刻 停止膜）上。如所示的，N型功函数控制膜170也可以沿着第一沟槽112的侧壁和底表面 共形地形成。N型功函数控制膜170可以通过控制N型晶体管的功函数来控制N型晶体管 的操作特性。N型功函数控制膜170可以由从TiAl、TiAlC、TiAlN、TaC、TiC以及HfSi构成 的组选择的材料制成。例如，N型功函数控制膜170可以是TiAlC膜。
[0046] 第一粘附膜181可以在第一沟槽112中形成在N型功函数控制膜170上。第一粘 附膜181可以包括TiN和Ti中的至少一个。一些实施方式提供，第一粘附膜181可以包括 顺序地堆叠的TiN膜和Ti膜。第一粘附膜181可以增大随后形成的第一金属栅极图案190 的粘附性。例如，当第一金属栅极图案190包括A1时，第一粘附膜181可以是由Ti或TiN 制成的单个膜。当第一金属栅极图案190包括W时，第一粘附膜181可以是由TiN制成的 单个膜。第一金属栅极图案190可以在第一沟槽112中形成在第一粘附膜181上（或者在 N型功函数控制膜170上）以填充第一沟槽112的一部分。第一金属栅极图案190可以包 括从铝（A1)、钨（W)和钛（Ti)构成的组选择的至少一种，但是本发明构思的方面不限于此。
[0047] 另外，如图2和图3所示，在根据本发明构思的一些实施方式的半导体器件1中， 形成在场绝缘层105上的栅极结构的多个功能层的堆叠顺序和形成在有源区103上的栅极 结构的多个功能层的堆叠顺序彼此相同。
[0048] 也就是说，如图2所示，形成在场绝缘层105上的栅极结构包括相互顺序地堆叠的 第一沉积绝缘层135、第一栅极绝缘层130和第一金属栅极199。如图3所示，形成在有源 区103上的栅极结构也可以包括相互顺序地堆叠的第一沉积绝缘层135、第一栅极绝缘层 130和第一金属栅极199。
[0049] 图4为根据本发明构思的一些实施方式的半导体器件的截面图。为了便于解释， 以下的描述将集中在本实施方式与先前描述的图1至图3所示的本发明构思的实施方式之 间的差异上。
[0050] 参照图4,在根据本发明构思的一些实施方式的半导体器件2中，第一沉积绝缘层 135a可以仅形成在第一沟槽112的底表面上而没有形成在第一沟槽112的侧壁上。如后面 将描述的，如果第一沉积绝缘层135a在形成第一沟槽112之前首先形成，则它可以仅形成 在第一沟槽112的底表面上（见图22)。第一沉积绝缘层135a可以形成为与场绝缘层105 接触。
[0051] 第一栅极绝缘层130可以沿着第一沟槽112的侧壁和底表面共形地形成在第一沉 积绝缘层135a上。第一栅极绝缘层130的一部分可以与第一沉积绝缘层135a接触。如上 所述，第一栅极绝缘层130可以包括具有比硅氧化物膜高的介电常数的高k材料。
[0052] 图5为根据本发明构思的一些实施方式的半导体器件的截面图。为了便于解释， 以下的描述将集中在本实施方式与先前描述的图1至图3所示的本发明构思的实施方式之 间的差异上。这里，P型晶体管的栅极结构作为图5所示的半导体器件被举例说明。
[0053] 参照图5,根据本发明构思的第三实施方式的半导体器件3可以包括衬底200、包 括第二沟槽212的层间电介质层210、第二沉积绝缘层235、第二栅极绝缘层230以及第二 金属栅极299。这里，第二金属栅极299可以包括P型功函数控制膜250、N型功函数控制 膜270、第二粘附膜281和第二金属栅极图案290。
[0054] 第二沉积绝缘层235可以沿着第二沟槽212的侧壁和底表面共形地形成。由于第 二沉积绝缘层235通过沉积方法形成，所以它也可以形成在场绝缘层205上。第二沉积绝 缘层235和场绝缘层205可以形成为彼此接触。沉积方法可以包括化学气相沉积（CVD)或 原子层沉积（ALD)，但是本发明构思的方面不限于此。第二沉积绝缘层235可以包括硅氧化 物膜（例如，ΗΤ0)，但是本发明构思的方面不限于此。
[0055] 此外，虽然没有示出，但是第二沉积绝缘层235可以仅形成在第二沟槽212的底表 面上而没有形成在第二沟槽212的侧壁上（见图4)。
[0056] 第二栅极绝缘层230可以沿着第二沟槽212的侧壁和底表面共形地形成在第二沉 积绝缘层235上。第二栅极绝缘层230和第二沉积绝缘层235可以形成为彼此接触。
[0057] 虽然没有示出，但是蚀刻停止膜可以形成在第二栅极绝缘层230上。
[0058] P型功函数控制膜250可以在第二沟槽212中形成在第二栅极绝缘层230 (或蚀 刻停止膜）上。如所示的，P型功函数控制膜250也可以沿着第二沟槽212的侧壁和底表 面共形地形成。P型功函数控制膜250可以通过控制P型晶体管的功函数来控制P型晶体 管的操作特性。例如，P型功函数控制膜250可以是TiN膜，但是本发明构思的方面不限于 此。
[0059] N型功函数控制膜270可以在第二沟槽212中形成在P型功函数控制膜250上。 如果P型晶体管的操作特性没有被严重地妨碍，则N型功函数控制膜270没有被去除而是 设置在P型晶体管中，这是为了使用减少数量的光刻。
[0060] 第二粘附膜281可以在第二沟槽212中形成在N型功函数控制膜270上。
[0061] 第二金属栅极图案290可以形成在第二粘附膜281上以填充第二沟槽212。
[0062] 图6为根据本发明构思的一些实施方式的半导体器件的截面图。
[0063] 参照图6,在根据本发明构思的一些实施方式的半导体器件4中，衬底100和200 可以包括限定在其中的第一区域I和第二区域II。图1至图4所示的N型晶体管中的至少 一个可以形成在第一区域I中，图5所示的P型晶体管可以形成在第二区域II中。例如， 图2所示的N型晶体管可以形成在第一区域中I，图5所示的P型晶体管可以同时形成在第 二区域II中。
[0064] 图7为根据本发明构思的一些实施方式的半导体器件的截面图。
[0065] 参照图7,在根据本发明构思的一些实施方式的半导体器件5中，衬底100和300 可以包括限定在其中的第一区域I和第二区域III。具有第一操作电压的第一晶体管11可 以形成在第一区域I中，具有不同于第一操作电压的第三操作电压的第三晶体管13可以形 成在第三区域III中。第三操作电压可以小于第一操作电压。例如，第一操作电压可以是 高电压，第三操作电压可以是常规电压，但是本发明构思的方面不限于此。例如，第一操作 电压可以在1. 5至1. 8V的范围内，第三操作电压可以在0. 8至1. 0V的范围内。在所示出 的实施方式中，第一晶体管11和第三晶体管13是N型晶体管，但是本发明构思的方面不限 于此。
[0066] 在第一区域I中，第一晶体管11可以包括第一沉积绝缘层135、形成在第一沉积 绝缘层135上的第一栅极绝缘层130以及形成在第一栅极绝缘层130上的第一金属栅极 199。在第三区域III中，第三晶体管13可以包括第三栅极绝缘层330和形成在第三栅极 绝缘层330上的第三金属栅极399。也就是说，沉积绝缘层不位于第三栅极绝缘层330与衬 底300 (或场绝缘层305)之间。
[0067] 也就是说，在第一晶体管11中，第一沉积绝缘层135和第一栅极绝缘层130设置 在第一金属栅极199与衬底100之间。在第三晶体管13中，第三栅极绝缘层330设置在第 三金属栅极399与衬底300之间。也就是说，由于第一沉积绝缘层135和第一栅极绝缘层 130的厚度之和相对大，所以第一晶体管11可以以高电压操作。也就是说，可以提高第一晶 体管11的击穿电压。然而，由于第三栅极绝缘层330的厚度相对小，所以第三晶体管13可 以以常规电压操作。
[0068] 第一金属栅极199可以包括例如N型功函数控制膜170、第一粘附膜181和第一金 属栅极图案190,但是本发明构思的方面不限于此。第三金属栅极399可以包括例如N型功 函数控制膜370、第三粘附膜381和第三金属栅极图案390,但是本发明构思的方面不限于 此。
[0069] 图8为根据本发明构思的一些实施方式的半导体器件的截面图。为了便于解释， 以下的描述将集中在本实施方式与本发明构思的在图7中示出的前述实施方式之间的差 异上。
[0070] 参照图8,在根据本发明构思的一些实施方式的半导体器件6中，第一晶体管11a 形成在第一区域I中，第三晶体管13形成在第三区域III中。
[0071] 第一晶体管11a的第一沉积绝缘层135a可以仅形成在第一沟槽112的底表面上 而不形成在第一沟槽112的侧壁上。如果第一沉积绝缘层135a在形成第一沟槽112之前 首先形成，则它可以仅形成在第一沟槽112的底表面上（见图22)。第一沉积绝缘层135a 和场绝缘层105可以形成为彼此接触。
[0072] 图9为根据本发明构思的一些实施方式的半导体器件的截面图。为了便于解释， 以下的描述将集中在本实施方式与本发明构思的在图7中示出的之前实施方式之间的差 异上。
[0073] 参照图9,在根据本发明构思的一些实施方式的半导体器件7中，衬底100、300和 400包括限定在其中的第一区域I、第三区域III和第四区域IV。具有第一操作电压的第一 晶体管11可以形成在第一区域I中，具有不同于第一操作电压的第三操作电压的第三晶体 管13可以形成在第三区域III中，具有不同于第三操作电压的第四操作电压的第四晶体管 14可以形成在第四区域IV中。第四操作电压可以大于第一操作电压，第一操作电压可以大 于第三操作电压。例如，第四操作电压可以大于或等于3. 0V，第一操作电压可以在1. 5至 1.8V的范围内，第三操作电压可以在0.8至1.0V的范围内。在示出的实施方式中，第一晶 体管11、第三晶体管13和第四晶体管14是N型晶体管，但是本发明构思的方面不限于此。
[0074] 在第一晶体管11中，第一沉积绝缘层135和第一栅极绝缘层130可以形成在第一 金属栅极199和衬底100 (或场绝缘层105)之间。
[0075] 在第三晶体管13中，第三栅极绝缘层330可以形成在第三金属栅极399和衬底 300(或场绝缘层305)之间。也就是说，沉积绝缘层可以不存在于第三金属栅极399与衬底 300之间。
[0076] 在第四晶体管14中，第四和第五沉积绝缘层435和438以及第四栅极绝缘层430 可以形成在第四金属栅极499和衬底400(或场绝缘层405)之间。因此，由于第四和第五 沉积绝缘层435和438以及第四栅极绝缘层430的厚度之和相对大，所以第四晶体管14可 以以3. 0V或更大的高电压操作。
[0077] 此外，第一晶体管11的第一沉积绝缘层135可以与第四晶体管14的第四沉积绝 缘层435或第五沉积绝缘层438同时形成，但是本发明构思的方面不限于此。
[0078] 第四金属栅极499可以包括例如N型功函数控制膜470、第四粘附膜481和第四金 属栅极图案490,但是本发明构思的方面不限于此。
[0079] 接下来，将参照图10至图12描述根据本发明构思的一些实施方式的半导体器件。 图10为根据本发明构思的一些实施方式的半导体器件的透视图，图11为沿着图10的线 A-A'截取的截面图，图12为沿着图10的线B-B'截取的截面图。图10至图12示出图1所 示的N型晶体管的栅极，其被应用于鳍型晶体管（FinFET)。
[0080] 参照图10至图12,根据本发明构思的一些实施方式的半导体器件8可以包括鳍 F1、第一金属栅极199和源极/漏极161。
[0081] 鳍F1可以在第二方向Y1上纵向地延伸。鳍F1可以是衬底100的一部分，并可以 包括从衬底100生长的外延层。场绝缘层105可以覆盖鳍F1的侧表面。第一金属栅极199 可以在第一方向XI上延伸。如所示的，第一金属栅极199可以包括N型功函数控制膜170、 第一粘附膜181和第一金属栅极图案190。
[0082] 源极/漏极161可以设置在第一金属栅极199的相反两侧。源极/漏极161可以 是升高的源极/漏极。也就是说，源极/漏极161的顶表面可以高于层间电介质层110的 底表面。此外，源极/漏极161和第一金属栅极199可以通过间隔物120彼此绝缘。
[0083] 当根据本发明构思的一些实施方式的半导体器件8是N型晶体管时，源极/漏极 161可以包括张应力材料。源极/漏极161可以包括与衬底100相同的材料或者张应力材 料。例如，当衬底100包括Si时，源极/漏极161可以包括Si或者具有比Si小的晶格常 数的材料（例如，SiC)。
[0084] 虽然没有示出，但是一些实施方式提供，图5所示的P型晶体管的栅极可以应用于 鳍型晶体管。
[0085] 一些实施方式提供，在P型晶体管的栅极（例如，图5所示的栅极）被应用于鳍型 晶体管的情况下，源极/漏极161可以包括压应力材料。例如，压应力材料可以是具有比硅 (Si)大的晶格常数的材料，例如SiGe。压应力材料可以通过对鳍F1施加张应力来提高沟 道区的载流子的迁移率。
[0086] 图13A至图13D示出根据本发明构思的一些实施方式的半导体器件。具体地，图 13A和图13B为根据本发明构思的第九实施方式的半导体器件的布局图和概念透视图，图 13C为沿着图13A的线C-C截取的截面图，图13D为示出发生未对准的截面图。
[0087] 首先，参照图13A和图13B，多个鳍F1和F2可以纵向地延伸。鳍F1和F2可以是 衬底101的部分并可以包括从衬底101生长的外延层。
[0088] 在示出的实施方式中，鳍F1和F2为长方体形状，但是本发明构思的方面不限于 此。也就是说，鳍F1和F2可以被倒角。也就是说，鳍F1和F2的拐角部分可以被圆化。由 于鳍F1和F2形成在长度方向上，所以它们可以包括长边和短边。即使鳍F1和F2的拐角 被圆化，对于本领域技术人员也是显然的，长侧和短侧能够彼此明确区分开。
[0089] 沟道可以沿着鳍F1和F2的三个表面彼此连接。一些实施方式提供，沟道可以形 成在鳍F1和F2的面对表面上。
[0090] 场绝缘层105可以包括具有不同高度的第一部分111和第二部分112。第二部分 112可以具有高度H0,第一部分111可以具有高度（H0+H1)。具体地，例如，第一部分111可 以形成为接触鳍F1和F2的短侧，第二部分112可以形成为接触鳍F1和F2的长侧。第一 部分111可以形成在虚设栅极599下面，第二部分112可以形成在普通栅极699_1和699_2 下面。换言之，场绝缘层105的一部分（S卩，第一部分111)可以位于彼此面对的鳍之间（例 如，在鳍F1和F2之间）。
[0091] 场绝缘层105可以是氧化物膜、氮化物膜、氮氧化物膜或其结合。
[0092] 层间电介质层110可以形成在第一鳍F1、第二鳍F2和场绝缘层105上。此外，层 间电介质层110可以包括暴露第一鳍F1的至少一部分的第一沟槽612和暴露场绝缘层105 的至少一部分的第二沟槽512。
[0093] 第一普通栅极699_1设置在第一沟槽612中。第一普通栅极699_1可以与例如图 4所示的栅极结构基本上相同，但是本发明构思的方面不限于此。第一普通栅极699_1也可 以与例如图3所示的栅极结构基本上相同。
[0094] 形成在场绝缘层105上的沉积绝缘层535a、形成在沉积绝缘层535a上的栅极绝缘 层530以及形成在栅极绝缘层530上的虚设栅极599可以设置在第二沟槽512中。
[0095] 此外，多个虚设栅极599可以形成在场绝缘层105的相应部分上（S卩，在场绝缘层 105的第一部分111上）。具体地，多个虚设栅极599的每个可以形成在相应的第一部分 111上。由于虚设栅极599逐个地形成而不是两个或更多的虚设栅极599被形成，所以能够 减小布局尺寸。
[0096] 另外，如所示的，场绝缘层105的第一部分111的顶表面可以低于第一鳍F1的顶 表面（或第二鳍F2的顶表面）。
[0097] 另外，如所示的，第一鳍F1与第二鳍F2之间的距离W1可以大于虚设栅极599的 宽度W2。因此，虚设栅极599可以位于第一鳍F1与第二鳍F2之间。具体地，第一间隔物 521和第二间隔物522可以设置在虚设栅极599的两个侧壁上。这里，第一间隔物521的侧 壁与第一鳍F1的侧壁可以彼此间隔开，第二间隔物522的侧壁和第二鳍F2的侧壁可以彼 此间隔开。
[0098] 从第一鳍F1的顶表面到第一普通栅极699_1的顶表面的高度H3可以小于从场绝 缘层105 (即，第一部分111)到第一鳍F1的顶表面的高度H4。
[0099] 此外，形成在第一鳍F1中的第一升高源极/漏极662还可以形成在第一普通栅极 699_1的相反两侧。
[0100] 当发生未对准时，虚设栅极599可以设置为如图13D所示的这样的方式。
[0101] 在此情况下，第二沟槽512可以不仅暴露场绝缘层105的一部分，还暴露第一鳍F1 的一部分。沉积绝缘层535a可以形成在第二沟槽512中以设置在场绝缘层105上和第一 鳍F1的侧壁上。栅极绝缘层530可以形成在沉积绝缘层535a上。虚设栅极599可以形成 在栅极绝缘层530上以设置在场绝缘层105上和第一鳍F1的侧壁上。如所示的，沉积绝缘 层535a可以形成为延伸达到第一鳍F1的顶表面。
[0102] 具体地，沉积绝缘层535a也可以形成在场绝缘层105的顶表面上。沉积绝缘层 535a可以防止普通鳍型晶体管产生缺陷。具体地，虚设栅极599可以通过置换工艺形成。 也就是说，形成牺牲绝缘层（或沉积绝缘层），形成围绕牺牲图案的层间电介质层，然后牺 牲图案被去除以在层间电介质层中形成沟槽。在去除牺牲图案时，可以使用蚀刻溶液（例 如，氨溶液）。如果牺牲绝缘层（沉积绝缘层）不覆盖场绝缘层105的顶表面（具体地，场 绝缘层105和第一鳍F1之间的标为"K"的部分），蚀刻溶液会渗入到场绝缘层105和第一 鳍F1之间的部分K中，从而去除第一鳍F1的侧壁和升高的源极/漏极（例如，ESD)。然 而，在根据本发明构思的第九实施方式的半导体器件9中，由于沉积绝缘层535a形成在场 绝缘层105的顶表面上，所以可以防止缺陷产生。
[0103] 图14A和图14B为示出根据本发明构思的一些不同的各实施方式的半导体器件的 概念图。
[0104] 首先参照图14A，在根据本发明构思的一些实施方式的半导体器件10中，不同的 晶体管621和611可以形成在SRAM区620和逻辑区610中。例如，在晶体管621 (见图7 的形成在第三区域III中的第三晶体管13)中，沉积绝缘层可以不存在于金属栅极与衬底 (或场绝缘层）之间。在晶体管611 (见图7的形成在第一区域I中的第三晶体管11)中， 沉积绝缘层可以存在于金属栅极与衬底（或场绝缘层）之间。晶体管621可以是以常规电 压操作的晶体管，晶体管611可以是以高电压操作的晶体管。
[0105] 参照图14B，在根据本发明构思的一些实施方式的半导体器件11中，不同的晶体 管623和624可以形成在逻辑区620中。如上所述，晶体管623可以以常规电压操作的晶 体管，晶体管624可以是以高电压操作的晶体管。
[0106] 图15为包括根据本发明构思的一些实施方式的半导体器件的电子系统的方框 图。
[0107] 参照图15,电子系统1100可以包括控制器1110、输入/输出（I/O)装置1120、存 储器1130、接口 1140以及总线1150。控制器1110、I/O装置1120、存储器1130和/或接 口 1140可以通过总线1150彼此连接。总线1150对应于数据通过其传输的路径。
[0108] 根据本发明构思的一些实施方式的半导体器件可以在逻辑块的至少一个中使用。
[0109] 控制器1110可以包括微处理器、数字信号处理器、微控制器以及能够执行与这些 元件的功能类似的功能的逻辑元件中的至少一种。I/O装置1120可以包括键板、键盘、显示 装置等。存储器1130可以存储数据和/或指令。接口 1140可以执行将数据发送到通信网 络和/或从通信网络接收数据的功能。接口 1140可以为有线的或无线的。例如，接口 1140 可以包括天线和/或有线/无线收发器等。
[0110] 虽然没有示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为运行存 储器，以改善控制器1110的操作。根据本发明构思的一些实施方式的鳍型场效应晶体管可 以提供在存储器1130中或可以被提供作为控制器1110和I/O装置1120的一些部件。
[0111] 电子系统1100可以应用于个人数字助理（PDA)、便携式计算机、上网本、无线电 话、移动电话、数字音乐播放器、存储卡和/或能够在无线环境中发送和/或接收信息的电 子装置。
[0112] 在下文，将参照图16至图21和图7来描述根据本发明构思的一些实施方式的半 导体器件的制造方法。
[0113] 图16至图21示出如图7所示的根据本发明构思的一些实施方式的半导体器件的 制造方法中的中间工艺步骤。
[0114] 首先参照图16,衬底100和300可以包括限定在其中的第一区域I和第三区域 III。也就是说，有源区通过在衬底100和300中形成场绝缘层105和305来限定。
[0115] 接下来，牺牲绝缘层119a和319a形成在具有场绝缘层105和305的衬底100和 300上。这里，牺牲绝缘层119a和319a可以是通过沉积方法形成的绝缘层。沉积方法可以 包括化学气相沉积（CVD)和/或原子层沉积（ALD)，但是本发明构思的方面不限于此。
[0116] 接下来，牺牲栅极层129a和329a形成在牺牲绝缘层119a和319a上。牺牲栅极 层129a和329a可以由例如多晶硅制成，但是本发明构思的方面不限于此。
[0117] 参照图17,牺牲栅极层129a和329a以及牺牲绝缘层119a和319a被图案化，从而 在第一区域I中形成第一牺牲栅极图案129和第一牺牲绝缘图案119以及在第三区域III 中形成第三牺牲栅极图案329和第三牺牲绝缘图案319。
[0118] 接下来，层间电介质层110和310形成为充分地围绕第一牺牲栅极图案129、第一 牺牲绝缘图案119、第三牺牲栅极图案32和第三牺牲绝缘图案319。接着，层间电介质层 110和310被平坦化以暴露第一牺牲栅极图案129的顶表面和第三牺牲栅极图案329的顶 表面。
[0119] 参照图18,第一牺牲栅极图案129和第三牺牲栅极图案329被去除以暴露第一牺 牲绝缘图案119和第三牺牲绝缘图案319。
[0120] 参照图19,第一和第三牺牲绝缘图案119和319被去除以暴露场绝缘层105和305 的顶表面并形成第一沟槽112和第三沟槽312。这里，去除第一和第三牺牲绝缘图案119和 319可以通过例如湿法蚀刻来进行。由于第一和第三牺牲绝缘图案119和319通过沉积形 成，所以它们能够被容易地去除而没有残留物。当通过不同于沉积方法的方法（诸如，热处 理、使用双等离子体的方法、使用UV等离子体的方法或利用过氧化氢的方法）形成的绝缘 图案被去除时，会产生残留物。残留物会在随后的工艺中成为缺陷，并会使半导体器件的操 作特性变差。
[0121] 参照图20,沉积绝缘层135b和335b沿着层间电介质层110和310的顶表面、第一 沟槽112的侧壁和底表面以及第三沟槽312的侧壁和底表面共形地形成。沉积方法可以包 括化学气相沉积（CVD)或原子层沉积（ALD)，但是本发明构思的方面不限于此。
[0122] 参照图21，形成覆盖第一区域I而暴露第三区域III的掩模999,形成在第三区域 III中的沉积绝缘层335b被去除。沉积绝缘层335b的去除可以通过例如湿法蚀刻来进行。 由于沉积绝缘层335b通过沉积方法形成，所以它能够被容易地去除而没有残留物。当通过 不同于沉积方法的方法（诸如，热处理、使用双等离子体的方法、使用UV等离子体的方法或 利用过氧化氢的方法）形成的绝缘图案被去除时，会产生残留物。接着，去除掩模999。
[0123] 返回参照图7,高k材料层、用于形成N型功函数控制膜的金属层、用于形成粘附膜 的金属层和/或用于形成金属栅极图案的金属层顺序地形成在图21所示在去除掩模999 之后的所得产物上，并对其进行平坦化以暴露层间电介质层110和310的顶表面。结果，第 一金属栅极图案190、第一粘附膜181、N型功函数控制膜170和第一栅极绝缘层130形成 在第一区域I中，第三金属栅极图案390、第三粘附膜381、N型功函数控制膜370和第三栅 极绝缘层330形成在第三区域III中。
[0124] 图22示出如图8所示的根据本发明构思的一些实施方式的半导体器件的制造方 法中的中间工艺步骤。为了便于说明，以下的描述将集中在根据图7和图8所示的实施方 式的制造方法之间的差异上。具体地，在根据本发明构思的第六实施方式的半导体器件的 制造方法中，图16至图18所示的中间工艺步骤与根据相应于图7所示的实施方式的半导 体器件的制造方法的中间工艺步骤相同。
[0125] 如图16所示，牺牲绝缘层119a和319a以及牺牲栅极层129a和329a形成在衬底 100 和 300 上。
[0126] 接下来，如图17所示，执行蚀刻工艺以形成第一牺牲栅极图案129、第一牺牲绝缘 图案119、第三牺牲栅极图案329和第三牺牲绝缘图案319。层间电介质层110和310形成 在第一牺牲栅极图案129、第一牺牲绝缘图案119、第三牺牲栅极图案329和第三牺牲绝缘 图案319附近。
[0127] 接下来，如图18所示，第一和第三牺牲栅极图案129和329被去除。
[0128] 参照图22,形成覆盖第一区域I而暴露第三区域III的掩模998,形成在第三区域 III中的第三牺牲绝缘图案319被去除。第三牺牲绝缘图案319的去除可以通过例如湿法 蚀刻来进行。由于第三牺牲绝缘图案319通过沉积方法形成，所以它能够被容易地去除而 没有残留物。当通过不同于沉积方法的方法（诸如，热处理、使用双等离子体的方法、使用 UV等离子体的方法或利用过氧化氢的方法）形成的绝缘图案被去除时，会产生残留物。第 一牺牲绝缘图案119保留在第一区域I中。第一牺牲绝缘图案119用作参照图8描述的第 一沉积绝缘层135a。接着，去除掩模998。
[0129] 接下来，参照图8,高k材料层、用于形成N型功函数控制膜的金属层、用于形成粘 附膜的金属层和/或用于形成金属栅极图案的金属层顺序地形成在图22所示在去除掩模 998之后的所得产物上，并对其进行平坦化以暴露层间电介质层110和310的顶表面。结 果，第一金属栅极图案190、第一粘附膜181、N型功函数控制膜170和第一栅极绝缘层130 形成在第一区域I中，第三金属栅极图案390、第三粘附膜381、N型功函数控制膜370和第 三栅极绝缘层330形成在第三区域III中。
[0130] 虽然已经参照本发明构思的示例性实施方式具体示出和描述了本发明构思，但是 本领域的普通技术人员将理解，可以在其中进行形式上和细节上的各种变化而不背离由权 利要求限定的本发明构思的精神和范围。因此，期望的是，本发明的实施方式应在所有的方 面被认为是说明性的而非限制性的，应参照权利要求而不是以上的描述来指示本发明构思 的范围。
[0131] 本申请要求于2013年5月31日在韩国知识产权局提交的韩国专利申请 No. 10-2013-0062804的优先权，其内容通过引用整体结合于此。
【权利要求】
1. 一种半导体器件，包括： 场绝缘层，形成在衬底中； 层间电介质层，在所述场绝缘层上并包括暴露所述场绝缘层的至少一部分的沟槽； 沉积绝缘层，在所述沟槽中并在所述场绝缘层的所述部分上； 栅极绝缘层，在所述沟槽中且在所述沉积绝缘层上；以及 金属栅极，在所述沟槽中的所述栅极绝缘层上。
2. 根据权利要求1所述的半导体器件，其中所述沉积绝缘层沿着所述沟槽的侧壁和底 表面共形地形成。
3. 根据权利要求1所述的半导体器件，其中所述沉积绝缘层仅形成在所述沟槽的底表 面上。
4. 根据权利要求1所述的半导体器件，其中所述栅极绝缘层沿着所述沟槽的侧壁和底 表面共形地形成。
5. 根据权利要求1所述的半导体器件，其中所述金属栅极包括沿着所述沟槽的侧壁和 底表面共形地形成的功函数控制膜。
6. 根据权利要求1所述的半导体器件，其中所述衬底是III-V族衬底。
7. 根据权利要求1所述的半导体器件，其中所述衬底的有源区的沟道包括SiGe沟道。
8. -种半导体器件，包括： 场绝缘层； 层间电介质层，在所述场绝缘层上并包括暴露所述场绝缘层的至少一部分的沟槽； 氧化物膜，接触所述场绝缘层并在所述沟槽中；以及 金属栅极，在所述沟槽中并在所述氧化物膜上。
9. 根据权利要求8所述的半导体器件，其中所述氧化物膜沿着所述沟槽的侧壁和底表 面共形地形成。
10. -种半导体器件，包括： 第一晶体管，具有第一操作电压；以及 第二晶体管，具有小于所述第一操作电压的第二操作电压， 其中所述第一晶体管包括在衬底上的具有第一厚度的第一沉积绝缘层、在所述第一沉 积绝缘层上的第一栅极绝缘层以及形成在所述第一栅极绝缘层上的第一金属栅极，以及 其中所述第二晶体管包括在所述衬底上的第二栅极绝缘层和在所述第二栅极绝缘层 上的第二金属栅极。
11. 根据权利要求10所述的半导体器件，其中沉积绝缘层不存在于所述第二栅极绝缘 层与所述衬底之间。
12. 根据权利要求10所述的半导体器件，还包括第二沉积绝缘层，所述第二沉积绝缘 层在所述第二栅极绝缘层与所述衬底之间并具有小于所述第一厚度的第二厚度。
13. 根据权利要求10所述的半导体器件，还包括形成在所述衬底中的场绝缘层以及由 所述场绝缘层限定的第一有源区域和第二有源区域， 其中所述第一金属栅极在所述场绝缘层和所述第一有源区域上，并且 其中所述第一沉积绝缘层在所述场绝缘层与所述第一金属栅极之间。
14. 根据权利要求13所述的半导体器件， 其中所述第二金属栅极在所述场绝缘层和所述第二有源区域上，并且 其中沉积绝缘层不存在于所述场绝缘层与所述第二有源区域之间。
15. 根据权利要求13所述的半导体器件，还包括： 第三有源区域，限定在所述衬底中；以及 第三晶体管，在所述第三有源区域中并具有大于所述第一操作电压的第三操作电压， 其中所述第三晶体管包括具有大于所述第一厚度的第三厚度的第三沉积绝缘层、在所 述第三沉积绝缘层上的第三栅极绝缘层以及在所述第三栅极绝缘层上的第三金属栅极。
16. 根据权利要求10所述的半导体器件，还包括层间电介质层，所述层间电介质层在 所述衬底上并包括第一沟槽和第二沟槽，该第一沟槽具有形成在其中的第一金属栅极，该 第二沟槽具有形成在其中的第二金属栅极。
17. 根据权利要求16所述的半导体器件，其中所述第一沉积绝缘层在所述第一沟槽的 底表面上。
18. 根据权利要求17所述的半导体器件，其中所述第一沉积绝缘层还在所述第一沟槽 的侧壁上。
19. 根据权利要求16所述的半导体器件，其中所述第一栅极绝缘层沿着所述第一沟槽 的侧壁和底表面共形地形成。
20. 根据权利要求10所述的半导体器件，其中所述第一栅极绝缘层和所述第二栅极绝 缘层包括高k材料。
21. 根据权利要求10所述的半导体器件，其中所述第一晶体管在逻辑区中，所述第二 晶体管在SRAM区中。
22. -种制造半导体器件的方法，该方法包括： 在衬底中形成场绝缘层； 在所述场绝缘层上形成层间电介质层，所述层间电介质层包括暴露所述场绝缘层的至 少一部分的沟槽； 在所述沟槽中并且在所述场绝缘层的所述部分上形成沉积绝缘层； 在所述沟槽中并且在所述沉积绝缘层上形成栅极绝缘层；以及 在所述沟槽中并且在所述栅极绝缘层上形成金属栅极。
23. 根据权利要求22所述的方法，其中形成包括所述沟槽的所述层间电介质层包括： 形成顺序地堆叠在所述场绝缘层上的牺牲绝缘层和牺牲栅极层，所述牺牲绝缘层通过 沉积方法形成； 通过图案化所述牺牲绝缘层和所述牺牲栅极层来形成牺牲绝缘图案和牺牲栅极图 案； 形成围绕所述牺牲绝缘图案和所述牺牲栅极图案的层间电介质层；以及 去除所述牺牲绝缘图案和所述牺牲栅极图案以限定所述沟槽。
24. 根据权利要求23所述的方法，其中所述沉积方法包括化学气相沉积（CVD)和/或 原子层沉积（ALD)。
25. -种制造半导体器件的方法，该方法包括： 在衬底上形成包括第一沟槽和第二沟槽的层间电介质层； 在所述第一沟槽的侧壁和底表面上、在所述第二沟槽的侧壁和底表面上以及在所述层 间电介质层的顶表面上形成沉积绝缘层； 在所述第一沟槽和所述第二沟槽中顺序地形成高k材料层和金属层以设置在所述沉 积绝缘层上；以及 平坦化所述金属层、所述高k材料层以及所述沉积绝缘层。
26. -种制造半导体器件的方法，该方法包括： 提供具有限定在其中的第一区域和第二区域的衬底； 在所述第一区域中形成第一牺牲绝缘图案和第一牺牲栅极图案并且在所述第二区域 中形成第二牺牲绝缘图案和第二牺牲栅极图案； 在所述第一牺牲绝缘图案、所述第一牺牲栅极图案、所述第二牺牲绝缘图案和所述第 二牺牲栅极图案附近形成层间电介质层； 去除所述第二牺牲绝缘图案、所述第一牺牲栅极图案和所述第二牺牲栅极图案；以及 在所述第一沟槽中形成第一栅极绝缘层和第一金属栅极以设置在所述第一牺牲绝缘 图案上以及在所述第二沟槽中形成第二栅极绝缘层和第二金属栅极。
27. -种半导体器件，包括： 第一鳍和第二鳍，在衬底上纵向地延伸以彼此平行； 场绝缘层，在所述衬底上且在所述第一鳍与所述第二鳍之间； 层间电介质层，在所述第一鳍、所述第二鳍以及所述场绝缘层上并包括暴露所述第一 鳍的一部分的第一沟槽和暴露所述场绝缘层的一部分的第二沟槽； 第一栅极，在所述第一沟槽中； 沉积绝缘层，在所述第二沟槽中且在所述场绝缘层上； 栅极绝缘层，在所述第二沟槽中且在所述沉积绝缘层上；以及 虚设栅极，在所述第二沟槽中且在所述栅极绝缘层上。
28. -种半导体器件，包括： 第一鳍和第二鳍，在衬底上纵向地延伸以彼此平行； 场绝缘层，在所述衬底上且在所述第一鳍与所述第二鳍之间； 层间电介质层，在所述第一鳍、所述第二鳍以及所述场绝缘层上并包括暴露所述第一 鳍的一部分的第一沟槽和暴露所述第一鳍的部分和所述场绝缘层的部分的第二沟槽； 第一栅极，在所述第一沟槽中； 沉积绝缘层，在所述第二沟槽中以设置在所述场绝缘层上和所述第一鳍的侧壁上； 栅极绝缘层，在所述沉积绝缘层上；以及 虚设栅极，在所述栅极绝缘层上并且在所述场绝缘层和所述第一鳍的侧壁上。
29. -种半导体器件，包括： 场绝缘层； 有源区域，由所述场绝缘层限定；以及 栅极结构，在所述场绝缘层和所述有源区域上纵向地延伸并包括堆叠在其上的多个功 能层， 其中在所述场绝缘层上的所述栅极结构的多个功能层的堆叠顺序与在所述有源区域 上的所述栅极结构的多个功能层的堆叠顺序相同。
30. -种半导体器件，包括： 第一晶体管，包括： 第一沉积绝缘层，具有第一厚度； 第一栅极绝缘层，在所述第一沉积绝缘层上；以及 第一金属栅极，在所述第一栅极绝缘层上； 第二晶体管，包括： 第二沉积绝缘层，具有小于所述第一厚度的第二厚度； 第二栅极绝缘层，在所述第二沉积绝缘层上；以及 第二金属栅极，在所述第二栅极绝缘层上；以及 第三晶体管，包括： 第三沉积绝缘层，具有大于所述第一厚度的第三厚度； 第三栅极绝缘层，在所述第三沉积绝缘层上；以及 第三金属栅极，在所述第三栅极绝缘层上。
【文档编号】H01L21/336GK104218085SQ201410225077
【公开日】2014年12月17日 申请日期:2014年5月26日 优先权日:2013年5月31日
【发明者】金柱然 申请人:三星电子株式会社