闪存及其操作方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种闪存(Flash)；本发明还涉及一种闪存的操作方法。
背景技术：
：如图1所示，是现有闪存的闪存阵列结构的示意图；如图2所示，是现有闪存的闪存单元结构的示意图。所述闪存阵列结构100由多个闪存单元结构101排列组成。以位于第1行第1列的闪存单元结构101为例说明如下：所述闪存单元结构101包括由N+掺杂区组成的第一源漏区102a和第二源漏区102b，所述第一源漏区102a和所述第二源漏区102b之间为P型掺杂的沟道区103，所述沟道区103的表面用于形成连接所述第一源漏区102a和所述第二源漏区102b的沟道；在所述沟道区103的表面上方形成有第一控制栅104a、字线栅105和第二控制栅104b，所述第一控制栅104a和所述第二控制栅104b中分别包括有用于存储电荷信息的浮栅；所述第一控制栅104a、所述字线栅105和所述第二控制栅104b并排排列在所述第一源漏区102a和所述第二源漏区102b之间，所述第一控制栅104a和所述第二控制栅104b在所述字线栅105两侧呈对称结构，所述第一源漏区102a和所述第二源漏区102b呈对称结构；所述第一控制栅104a、所述字线栅105和所述第二控制栅104b分别用于控制所述沟道的一部分的形成；所述第一源漏区102a连接第一位线BL0、所述第二源漏区102b连接第二位线BL1、所述第一控制栅104a连接第一控制栅极线CG0、所述第二控制栅104b连接第二控制栅极线CG1、所述字线栅105连接字线WL1。所述闪存阵列结构100为：同一行的所述闪存单元结构101的所述第一控制栅104a都连接同一根所述第一控制栅极线、所述第二控制栅104b都连接同一根所述第二控制栅极线、所述字线栅105都连接同一根所述字线；同一列的所述闪存单元结构101的所述第一源漏区102a都连接同一根所述第一位线、所述第二源漏区102b都连接同一根所述第二位线。如图1中位线分别为位线BL0、BL1、BL2、BL3直到位线BLm和BLm+1；位线BL0和BL1分别为第一列所述闪存单元结构101的第一位线和第二位线，依次类推。各所述闪存单元结构101的所述第一控制栅104a和所述第二控制栅104b为对称结构，故两个所述第一控制栅104a和所述第二控制栅104b都能分别储存信息。如表一所示，是现有闪存的操作方法中采用的电压表，是以对第1行第1列的所述闪存单元结构101的所述第一控制栅104a进行写入(Program)、读取(Read)和擦除(Erase)为例进行说明。在写入过程中，通过CG0和BL0之间的电压差即8V-Vdp实现将电子写入到所述第一控制栅104a的浮栅中。读取过程中WL1和CG1所加电压即4V和4.5V能够将所述字线栅105和所述第二控制栅104b底部的沟道形成，通过在BL0进行电流Isense的读取实现对所述第一控制栅104a所存储的信息的读取。擦除过程中，通过CG0和BL0之间的电压差即-7V实现对所述第一控制栅104a所存储的信息的擦除，同时通过CG1和BL1之间的电压差即-7V实现对所述第二控制栅104b所存储的信息的擦除。表一中未被选中的BL即为被选中的位线BL0和BL1之外的其它位线如BL2、BL3等，现有技术中未被选中的BL都设置为0V。表一CG08V0V-7VWL11.6V4V8VCG15V4.5V-7VBL0VdpIsense0VBL16V0V0V未选中的BL0V0V0V如图3是现有闪存的系统连接示意图；通过低压差分线性稳压器(LDO)106输出电源电压VDD，电源电压VDD同时提供给逻辑电路模块(Logic)107和闪存模块(FlashIP)109。在闪存的读操作时,电源电压VDD上存在的噪声,会影响读速度及精度，为了提高读性能,需要对电源电压VDD进行去藕,这时需要额外加去耦电容Cd。由于现有技术中需要单独增加额外的去耦电容Cd,这会造成面积的浪费,提高芯片的成本。技术实现要素：本发明所要解决的技术问题是提供一种闪存，不需要增加额外的电源电压的去耦电容的面积，从而能减少整个闪存芯片的面积，降低芯片成本。为此，本发明还提供一种闪存的操作方法。为解决上述技术问题，本发明提供的闪存采用电源电压供电，所述闪存包括闪存阵列结构，所述闪存阵列结构由多个闪存单元结构排列组成。所述闪存单元结构包括由N+掺杂区组成的第一源漏区和第二源漏区，所述第一源漏区和所述第二源漏区之间为P型掺杂的沟道区，所述沟道区的表面用于形成连接所述第一源漏区和所述第二源漏区的沟道；在所述沟道区的表面上方形成有第一控制栅、字线栅和第二控制栅，所述第一控制栅和所述第二控制栅中分别包括有用于存储电荷信息的浮栅；所述第一控制栅、所述字线栅和所述第二控制栅并排排列在所述第一源漏区和所述第二源漏区之间，所述第一控制栅和所述第二控制栅在所述字线栅两侧呈对称结构，所述第一源漏区和所述第二源漏区呈对称结构；所述第一控制栅、所述字线栅和所述第二控制栅分别用于控制所述沟道的一部分的形成；所述第一源漏区连接第一位线、所述第二源漏区连接第二位线、所述第一控制栅连接第一控制栅极线、所述第二控制栅连接第二控制栅极线、所述字线栅连接字线。所述闪存阵列结构为：同一行的所述闪存单元结构的所述第一控制栅都连接同一根所述第一控制栅极线、所述第二控制栅都连接同一根所述第二控制栅极线、所述字线栅都连接同一根所述字线；同一列的所述闪存单元结构的所述第一源漏区都连接同一根所述第一位线、所述第二源漏区都连接同一根所述第二位线。在对所述闪存阵列结构中的一个所述闪存单元结构进行读取操作时，被读取的所述闪存单元结构之外的其它列的所述闪存单元结构所对应的所述第一位线和所述第二位线都连接到所述电源电压，通过被读取的所述闪存单元结构之外的其它列的所述闪存单元结构的位线的寄生电容组成所述电源电压的去耦电容，通过所述去耦电容去除所述电源电压上的噪声干扰。进一步的改进是，所述闪存还包括行译码器和列译码器，所述列译码器用于选定各列所对应的位线，所述列译码器包括列译码器高压部分和列译码器低压部分；所述列译码器低压部分用于所述闪存进行读取操作时选定所要读取的位线并将该位线连接到读取电流；所述列译码器高压部分用于在所述闪存进行读取操作时选定未被读取的位线并将未被读取的位线都连接到所述电源电压、以及在所述闪存进行编程操作时选定所要编程的位线并将该位线连接到源漏编程电压。进一步的改进是，每一根位线所对应的所述列译码器的部分包括：第一PMOS管、第二NMOS管和第三NMOS管，所述第一PMOS管属于所述列译码器高压部分，所述第二NMOS管和所述第三NMOS管属于所述列译码器低压部分；所述第一PMOS管漏极连接所对应的位线、源极连接第一电压，所述第二NMOS管的漏极连接所对应的位线、源极连接所述第三NMOS管的漏极，所述第三NMOS管的源极连接所述读取电流，所述第一PMOS管的栅极连接第一使能信号，所述第三NMOS管的栅极连接第二使能信号，所述第一使能信号是所述第二使能信号的反相信号，所述第二NMOS管的栅极连接隔离信号；在所述闪存进行读取操作时所述第一电压为所述电源电压，在所述闪存进行编程操作时所述第一电压为所述源漏编程电压。进一步的改进是，所述电源电压由低压差线性稳压器提供。为解决上述技术问题，本发明提供的闪存的操作方法中包括读取操作方法，对所述闪存中的一个所述闪存单元结构的所述第一控制栅所存储的信息的读取操作方法包括如下步骤：在所要读取的所述闪存单元结构的所述第一控制栅极线加0V电压，在所述第二控制栅极线所加电压要大于形成所述第二控制栅所对应的沟道部分的阈值电压并使所述第二控制栅底部的所述沟道区表面形成沟道，在所述字线所加电压要大于形成所述字线栅所对应的沟道部分的阈值电压并使所述字线栅底部的所述沟道区表面形成沟道；在所述第一位线上加读取电流、在所述第二位线接OV电压。将所要读取的所述闪存单元结构之外的其它列的所述闪存单元结构所对应的所述第一位线和所述第二位线都连接到所述电源电压，通过所述去耦电容去除所述电源电压上的噪声干扰。将上述对所述闪存中的一个所述闪存单元结构的所述第一控制栅所存储的信息的读取操作方法中的所述第一控制栅极线和所述第二控制栅极线的信号互换、所述第一位线和所述第二位线的信号互换即得到对所述闪存中的一个所述闪存单元结构的所述第二控制栅所存储的信息的读取操作方法。本发明能够实现在读取一个闪存单元结构时，将未被选择的位线连接到电源电压上，通过未被选择的位线的寄生电容组成电源电压的去耦电容，从而在不需要增加额外的电源电压的去耦电容的面积的条件下就能实现电源电压的去耦从而去除电源电压的噪声，所以本发明能在保证良好的读取精度和读取速度的条件下能减少整个闪存芯片的面积，降低芯片成本。附图说明下面结合附图和具体实施方式对本发明作进一步详细的说明：图1是现有闪存的闪存阵列结构的示意图；图2是现有闪存的闪存单元结构的示意图；图3是现有闪存的系统连接示意图；图4是本发明实施例闪存的闪存阵列和对应的译码器的示意图；图5是本发明实施例的列译码器的示意图。具体实施方式本发明实施例的闪存阵列结构的示意图也采用图1所示结构，闪存单元结构的示意图也采用图2所示结构，如图1和2所示，本发明实施例闪存采用电源电压供电，所述闪存包括闪存阵列结构100，所述闪存阵列结构100由多个闪存单元结构101排列组成。以位于第1行第1列的闪存单元结构101为例说明如下：所述闪存单元结构101包括由N+掺杂区组成的第一源漏区102a和第二源漏区102b，所述第一源漏区102a和所述第二源漏区102b之间为P型掺杂的沟道区103，所述沟道区103的表面用于形成连接所述第一源漏区102a和所述第二源漏区102b的沟道；在所述沟道区103的表面上方形成有第一控制栅104a、字线栅105和第二控制栅104b，所述第一控制栅104a和所述第二控制栅104b中分别包括有用于存储电荷信息的浮栅；所述第一控制栅104a、所述字线栅105和所述第二控制栅104b并排排列在所述第一源漏区102a和所述第二源漏区102b之间，所述第一控制栅104a和所述第二控制栅104b在所述字线栅105两侧呈对称结构，所述第一源漏区102a和所述第二源漏区102b呈对称结构；所述第一控制栅104a、所述字线栅105和所述第二控制栅104b分别用于控制所述沟道的一部分的形成；所述第一源漏区102a连接第一位线BL0、所述第二源漏区102b连接第二位线BL1、所述第一控制栅104a连接第一控制栅极线CG0、所述第二控制栅104b连接第二控制栅极线CG1、所述字线栅105连接字线WL1。所述闪存阵列结构100为：同一行的所述闪存单元结构101的所述第一控制栅104a都连接同一根所述第一控制栅极线、所述第二控制栅104b都连接同一根所述第二控制栅极线、所述字线栅105都连接同一根所述字线；同一列的所述闪存单元结构101的所述第一源漏区102a都连接同一根所述第一位线、所述第二源漏区102b都连接同一根所述第二位线。如图1中位线分别为位线BL0、BL1、BL2、BL3直到位线BLm和BLm+1；位线BL0和BL1分别为第一列所述闪存单元结构101的第一位线和第二位线，依次类推。在对所述闪存阵列结构100中的一个所述闪存单元结构101进行读取操作时，被读取的所述闪存单元结构101之外的其它列的所述闪存单元结构101所对应的所述第一位线和所述第二位线都连接到所述电源电压，通过被读取的所述闪存单元结构101之外的其它列的所述闪存单元结构101的位线的寄生电容组成所述电源电压的去耦电容，通过所述去耦电容去除所述电源电压上的噪声干扰。和图3所示的现有结构相比，本发明实施例的闪存的电源电压VDD也是由LDO106提供，本发明实施例的闪存的电源电压VDD并不需要单独采用一去耦电容，本发明实施例中采用在对一个闪存单元结构101进行读取过程中，利用其它未读取位线所形成的寄生电容来组成电源电压VDD的去耦电容，由于单独采用去耦电容需要额外增加芯片的面积，故本发明能够在不增加芯片面积的条件下就能实现电源电压VDD的去耦即去除电源电压VDD的噪声并保证读取速度和精度，也即本发明能够在保证读取速度和精度的条件下减少芯片的面积、节约芯片成本，这对芯片成本敏感的业务如nativesim-card帮助很大。如图4所示，是本发明实施例闪存的闪存阵列和对应的译码器的示意图；，所述闪存还包括行译码器(Xdec)109和列译码器(YMux)，所述列译码器用于选定各列所对应的位线，所述列译码器包括列译码器高压部分(YMux-HV)110和列译码器低压部分(YMux-LV)111；所述列译码器低压部分111用于所述闪存进行读取操作时选定所要读取的位线并将该位线连接到读取电流；所述列译码器高压部分110用于在所述闪存进行读取操作时选定未被读取的位线并将未被读取的位线都连接到所述电源电压VDD、以及在所述闪存进行编程操作时选定所要编程的位线并将该位线连接到源漏编程电压。如图5所示，是本发明实施例的列译码器的示意图，每一根位线所对应的所述列译码器的部分包括：第一PMOS管M1、第二NMOS管M2和第三NMOS管M3，所述第一PMOS管M1即虚线框110a所示部分属于所述列译码器高压部分110，所述第二NMOS管M2和所述第三NMOS管M3即虚线框111a所示部分属于所述列译码器低压部分111；所述第一PMOS管M1漏极连接所对应的位线BL、源极连接第一电压Vp，所述第二NMOS管M2的漏极连接所对应的位线BL、源极连接所述第三NMOS管M3的漏极，所述第三NMOS管M3的源极连接所述读取电流I0，所述第一PMOS管M1的栅极连接第一使能信号EN，所述第三NMOS管M3的栅极连接第二使能信号ENO，所述第一使能信号EN是所述第二使能信号ENO的反相信号，所述第二NMOS管M2的栅极连接隔离信号ISO；在所述闪存进行读取操作时所述第一电压Vp为所述电源电压VDD，在所述闪存进行编程操作时所述第一电压Vp为所述源漏编程电压如Vdp或Vsp。本发明实施例闪存的操作方法中包括读取操作方法，对所述闪存中的一个所述闪存单元结构101的所述第一控制栅104a所存储的信息的读取操作方法包括如下步骤：在所要读取的所述闪存单元结构101的所述第一控制栅极线CG0加0V电压，在所述第二控制栅极线CG1所加电压要大于形成所述第二控制栅104b所对应的沟道部分的阈值电压并使所述第二控制栅104b底部的所述沟道区表面形成沟道，在所述字线WL所加电压要大于形成所述字线栅105所对应的沟道部分的阈值电压并使所述字线栅105底部的所述沟道区表面形成沟道；在所述第一位线上加读取电流、在所述第二位线接OV电压。将所要读取的所述闪存单元结构101之外的其它列的所述闪存单元结构101所对应的所述第一位线和所述第二位线都连接到所述电源电压VDD，通过所述去耦电容去除所述电源电压VDD上的噪声干扰。将上述对所述闪存中的一个所述闪存单元结构101的所述第一控制栅104a所存储的信息的读取操作方法中的所述第一控制栅极线CG0和所述第二控制栅极线CG1的信号互换、所述第一位线和所述第二位线的信号互换即得到对所述闪存中的一个所述闪存单元结构101的所述第二控制栅104b所存储的信息的读取操作方法。表二写入读取擦除CG08V0V-7VWL11.6V4V8VCG15V4.5V-7VBL0VdpIsense0VBL16V0V0V未选中的BL0VVDD0V本发明实施例的操作方法还包括写入和擦除操作方法。如表二所示，是本发明实施例闪存的操作方法中采用的电压表，是以对第1行第1列的所述闪存单元结构101的所述第一控制栅104a进行写入(Program)、读取(Read)和擦除(Erase)为例进行说明。在写入过程中，通过CG0和BL0之间的电压差即8V-Vdp实现将电子写入到所述第一控制栅104a的浮栅中。读取过程中WL1和CG1所加电压即4V和4.5V能够将所述字线栅105和所述第二控制栅104b底部的沟道形成，通过在BL0进行电流Isense的读取实现对所述第一控制栅104a所存储的信息的读取，电流Isense也即图5所对应的读取电流I0。擦除过程中，通过CG0和BL0之间的电压差即-7V实现对所述第一控制栅104a所存储的信息的擦除，同时通过CG1和BL1之间的电压差即-7V实现对所述第二控制栅104b所存储的信息的擦除。表二中未被选中的BL即为被选中的位线BL0和BL1之外的其它位线如BL2、BL3等，本发明实施例中在读取过程中未被选中的BL都设置为VDD，写入和擦除过程中都设置为0V。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。当前第1页1 2 3