存储元件及其制造方法与流程

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。

背景技术：

一般而言，在存储元件的制造过程中会面临结漏电(Junction Leakage)以及浮置栅极短路(Floating Gate Short)等问题。结漏电是在等离子体刻蚀过程中损害到隧穿介电层所造成的；而浮置栅极短路则是由于图案化字线(Patterning Word Line)时，相邻的浮置栅极之间残留栅极材料所导致的。然而，若是利用过刻蚀(Over-Etching)工艺，以完全移除相邻的浮置栅极之间的栅极材料，则会导致隧穿介电层遭受损害，进而增加结漏电的风险。因此，结漏电与浮置栅极短路处于一种权衡关系(Trade Off)，上述两者皆是影响产品的良率与可靠度的关键。

技术实现要素：

本发明提供一种存储元件及其制造方法，其可解决结漏电与浮置栅极短路的问题，进而提高产品的良率与可靠度。

本发明提供一种存储元件，包括：基底、多个隧穿介电层、多个隔离结构以及多个顶盖层。基底具有多个第一区与多个第二区。第一区与第二区沿着第一方向延伸，且沿着第二方向相互交替。隧穿介电层位于基底上。隧穿介电层沿着第二方向延伸，且横越第一区与第二区。每一隔离结构具有上部与下部。隔离结构的下部位于基底中，且与隧穿介电层沿着第一方向相互交替。隔离结构的上部位于下部上。顶盖层位于隔离结构的上部上。顶盖层的顶面为一平面。

在本发明的一实施例中，每一隔离结构的上部的顶面高于每一隧穿介电层的顶面。每一隔离结构的上部的底面与每一隧穿介电层的顶面等高。

在本发明的一实施例中，更包括多个第一导体层、介电层以及第二导体层。第一导体层位于第二区的隧穿介电层上。介电层覆盖在第一导体层上。第二导体层位于介电层上。第二导体层具有主体部与多个延伸部。延伸部与第一导体层沿着第一方向相互交替。

在本发明的一实施例中，每一隔离结构的上部以及位于上部上的顶盖层的结构满足下列式(1)至式(2)：

式(1)：b≤a＜c，

式(2)：b≥1/3a，

其中a为第二导体层的每一延伸部的底部宽度，b为每一顶盖层的顶面宽度，c为每一隔离结构的上部的底面宽度。

在本发明的一实施例中，上述顶盖层的材料包括高介电常数材料或高介电常数材料与低介电常数材料的组合。

本发明提供一种存储元件，包括基底、多个隧穿介电层、多个隔离结构以及多个顶盖层。隧穿介电层位于基底上。每一隔离结构具有上部与下部。隔离结构的下部位于基底中，且与隧穿介电层沿着第一方向相互交替。隔离结构的上部位于下部上。顶盖层位于隔离结构的上部上。顶盖层的顶面为一平面。

在本发明的一实施例中，每一隔离结构的上部的顶面高于每一隧穿介电层的顶面。每一隔离结构的上部的底面与每一隧穿介电层的顶面等高。

在本发明的一实施例中，每一隔离结构的上部以及位于上部上的顶盖层的结构满足下列式(1)至式(2)：

式(1)：b≤c-2×T2＜c，

式(2)：

其中，T1为上部的厚度，T2为顶盖层的厚度，b为每一顶盖层的顶面宽度，c为每一隔离结构的上部的底面宽度。

本发明提供一种存储元件的制造方法，其步骤如下。于基底上形成多个叠层。每一叠层包括隧穿介电层与第一导体层。第一导体层位于隧穿介电层上。于叠层与基底中形成多个隔离结构。以叠层为掩模，移除部分隔离结构，以于叠层中形成多个开口。开口的底面高于隧穿介电层的顶面。于隔离结构与叠层上共形形成介电层。于隔离结构上形成第二导体层。以第二导体层为掩模，移除部分介电层，以形成顶盖层，暴露第一导体层的表面。移除第一导体层与第二导体层，以暴露隧穿介电层的顶面。

在本发明的一实施例中，在移除部分介电层的步骤中，介电层与第一导体层的刻蚀选择比以及介电层与第二导体层的刻蚀选择比为1至15。

在本发明的一实施例中，上述介电层的材料包括高介电常数材料或高介电常数材料与低介电常数材料的组合。

基于上述，本发明利用隔离结构上的第二导体层当作掩模层，移除部分介电层，以避免过刻蚀工艺而导致隧穿介电层的损伤。另一方面，本发明又利用介电层与第一导体层以及介电层第二导体层之间的高刻蚀选择比，以完全移除每一隔离结构之间的第一导体层，藉此避免浮置栅极短路的现象。如此一来，本发明的存储元件及其制造方法便可有效解决结漏电以及浮置栅极短路的问题，以提高所属产品的良率与可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1G为依照本发明实施例所绘示的存储元件的制造流程的立体示意图。

图2为图1G的部分P的放大图。

图3为依照本发明的另一实施例所绘示的存储元件的立体示意图。

【符号说明】

10、20、20c、20d：隔离结构

20a：上部

20b：下部

15：开口

100：基底

101：叠层

102：隧穿介电层

104、104a、104b、108、108a、108d：导体层

106、106a：介电层

106b：顶盖层

108b：主体部

108c：延伸部

110、110a、110b：掩模层

a、b、c：宽度

D1：第一方向

D2：第二方向

P：部分

T1、T2：厚度

R1、R2：区

θ：夹角

具体实施方式

图1A至图1G为依照本发明实施例所绘示的存储元件的制造流程的立体示意图。

请参照图1A，本发明提供一种存储元件的制造方法，其步骤如下。首先，提供基底100。基底100具有多个第一区R1与多个第二区R2。第一区R1与第二区R2沿着第一方向D1延伸，且沿着第二方向D2相互交替。虽然在图1A中仅分别绘示一个第一区R1与一个第二区R2，但本发明并不限于此，其可表示多个第一区R1与多个第二区R2。以下图式亦有相同情况则等同视之，于后便不再赘述。基底100例如为半导体基底、半导体化合物基底或是绝缘体上硅基底(Semiconductor Over Insulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。

接着，于基底100上形成多个叠层101，并于多个叠层101与基底100中形成多个隔离结构10。每一叠层101包括隧穿介电层102与第一导体层104。如图1A所示，第一导体层104位于隧穿介电层102上。隧穿介电层102的材料可例如是氧化硅，其形成方法可以是化学气相沉积法、热氧化法等。在一实施例中，隧穿介电层102的厚度例如是50至150埃。第一导体层104的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法。在一实施例中，第一导体层104可例如是一层、两层或更多层的导体材料层。而上述两层或更多层的导体材料层可例如是相同导体材料，或者是不同导体材料。第一导体层104的厚度例如是500至1200埃。所述隔离结构10与所述叠层101沿着第一方向D1相互交替。所述隔离结构10的材料例如是掺杂或未掺杂的氧化硅、高密度等离子体氧化物、氮氧化硅、旋涂式氧化硅(Spin-on silicon oxide)、低介电常数介电材料(Low-k dielectric)或其组合。隔离结构10例如是浅沟道隔离结构。

在一实施例中，于基底100上形成多个叠层101，并于多个叠层101与基底100中形成多个隔离结构10的方法，可以先在基底100上形成堆栈材料层(未绘示)以及图案化的掩模层(未绘示)，接着，进行干法刻蚀工艺例如是反应性离子刻蚀法(Reactive Ion Etching，RIE)，图案化堆栈材料层以形成叠层101，并在基底100中形成多个沟道(未绘示)。接着，在基底100上形成高密度等离子体氧化层，以填满上述沟道。之后，利用化学机械研磨法(CMP)平坦化基底100上的高密度等离子体氧化层，以暴露叠层101的第一导体层104的顶面。

请参照图1B，以叠层101为掩模，移除部分隔离结构10，以于相邻两个叠层101之间形成开口15，残留隔离结构20。在本实施例中，此步骤可控制工艺条件，使得开口15的底面高于隧穿介电层102的顶面，而且隔离结构20的顶面至隧穿介电层102的顶面的厚度T1为15nm至40nm。此厚度T1为有效场氧化物高度(Effective Field Oxide Height，EFH)，其可避免隔离结构20被过度刻蚀，以保护隧穿介电层102避免受到损害。

请参照图1C，于隔离结构20与叠层101上共形形成介电层106。介电层106可以是由单层结构所构成。单层结构的材料可例如是高介电常数材料。高介电常数材料是指介电常数高于4的介电材料，例如是氧化铪(HfOx)、氧化铝(AlOx)、铪氧化铝(HfAlO)或氮化硅(SiN)等。介电层106也可以是由多层结构所构成。多层结构可由高介电常数材料与低介电常数材料的组合所组成，例如是氧化层/氮化层/氧化层(ONO)、氧化层/氮化层/氧化层/氮化层/氧化层(O(NO)xNO，x为大于1的整数)等堆栈结构。上述单层结构与多层结构的形成方法可以是化学气相沉积法、热氧化法或其组合。在一实施例中，介电层106的厚度T2为8nm至20nm。

请参照图1D，于介电层106上依序形成第二导体层108与掩模层110。第二导体层108的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沉积法。掩模层110可以是单层或是复合层，例如是氮氧化硅(SiON)、含碳材料、氧化物、非晶硅(a-Si)、氮化物、多晶硅(Poly-Si)或其组合。含碳材料可例如是非晶碳(a-C)、碳掺杂旋涂光阻(Carbon-doped Spin-on Resist)。举例来说，掩模层110可由氮氧化硅、非晶碳以及氧化硅的复合层所依序构成，但本发明并不以此为限。

请参照图1D与图1E，然后，图案化掩模层110与第二导体层108，以形成图案化掩模层110a与第二导体层108a，暴露出第一区R1的介电层106的顶面。第二导体层108a具有主体部108b与延伸部108c。延伸部108c与主体部108b连接。延伸部108c位于第二区R2的开口15之中，且与第一导体层104沿着第一方向D1相互交替。第一区R1的开口15之中残留第二导体层108d。第二导体层108d覆盖在介电层106上，其顶面低于叠层101的顶面。在本实施例中，第二导体层108d的厚度为30nm至45nm。但本发明并不以此为限，在其他实施例中，只要第二导体层108d的厚度足以抵抗后续刻蚀工艺，以避免下方的隔离结构20被侵蚀即可。如此一来，第二导体层108d便可保护下方的隧穿介电层102，以避免隔离结构20与隧穿介电层102之间的界面受到损害。另外，在本实施例中，第一区R1的第二导体层108a可例如是做为控制栅极或字线(Word Line，WL)。

请参照图1E与图1F，以第二导体层108d为掩模，进行刻蚀工艺，以移除部分介电层106，在第二区R2形成介电层106a，在第一区R1形成顶盖层106b，并暴露出第一导体层104a的表面。在本实施例中，当介电层106的材料为高介电常数材料与低介电常数材料的组合，例如是氧化层/氮化层/氧化层(ONO)或其组合，移除部分介电层106的刻蚀气体可例如是CF4、CHF3、O2以及He，而移除第一导体层104a与第二导体层108d之间的部分介电层106的刻蚀气体则可例如是CF4、CH2F2、CHF3、CH3F、CH4、O2以及He。在一实施例中，在进行刻蚀的过程中，介电层106与第一导体层104a以及介电层106与第二导体层108d的刻蚀选择比为1至15，因此，第一区R1的叠层101上的介电层106将会完全被移除。虽然介电层106与第一导体层104a之间具有高刻蚀选择比，但仍有小部分第一导体层104a被移除，所以第一导体层104a的形状会有些微的改变(如图1F所示)，但第一导体层104a的形状变化并不影响后续工艺与所属存储元件的操作。另外，在进行刻蚀的过程中，第二导体层108d侧壁的介电层106以及下方的部分隔离结构20也被移除，而在第一区R1留下顶盖层106b以及隔离结构20c。因此，隔离结构20c的上部20a具有些许斜度，其影响后续有效场氧化物高度(EFH)与形状，于后续段落再详细说明。

请参照图1F与图1G，移除第一区R1位于隧穿介电层102上的第一导体层104a与位于顶盖层106b上的第二导体层108d，以暴露出隧穿介电层102的顶面。由于第一导体层104a与顶盖层106b之间以及第二导体层108d与顶盖层106b之间均具有高刻蚀选择比，因此，在移除第二导体层108d与第一导体层104a的过程中，顶盖层106b可以保护下方的隔离结构20c，以避免隔离结构20c与隧穿介电层102之间的界面受到损害。如此一来，便可解决结漏电与浮置栅极短路的问题，进而提高产品的良率与可靠度。另一方面，由于第一区R1的顶盖层106b可保护下方的隔离结构20c不被损害，其使得隔离结构20c与顶盖层106b的顶面为一平面。此外，在移除第一导体层104a与第二导体层108d的步骤中，其可能会移除部分图案化掩模层110a，而留下图案化掩模层110b。

请参照图1G与图2，本发明提供一种存储元件包括：基底100、多个隧穿介电层102、多个隔离结构20c、多个第一导体层104b、介电层106a、顶盖层106b以及第二导体层108a。基底100具有多个第一区R1与多个第二区R2。第一区R1与第二区R2沿着第一方向D1延伸，且沿着第二方向D2相互交替。隧穿介电层102位于基底100上。隧穿介电层102沿着第二方向D2延伸，且横越第一区R1与第二区R2。每一隔离结构20c具有上部20a与下部20b。隔离结构20c的上部20a位于下部20b上，且上部20a的底面与每一隧穿介电层102的顶面等高。隔离结构20c的下部20b位于基底100中，且与隧穿介电层102沿着第一方向D1相互交替。顶盖层106b位于隔离结构20c的上部20a上。顶盖层106b的顶面为一平面。第一导体层104b(可例如是做为浮置栅极)位于第二区R2的隧穿介电层102上。介电层106a覆盖在第一导体层104b上，介于第一导体层104b与第二导体层108a之间。在本实施例中，介电层106a可当作是栅间介电层，以电性隔离第一导体层104b与第二导体层108c。第二导体层108a(例如是做为控制栅极或字线)位于介电层106a上。第二导体层108a包括主体部108b与多个延伸部108c。延伸部108c与主体部108b连接，而延伸于两个第一导体层104b之间。换言之，延伸部108c与第一导体层104b沿着第一方向D1相互交替。此外，如图2所示，本实施例的存储元件包括隔离结构20d，其位于第二区R2的延伸部108c与基底100之间。由于隔离结构20d被其上方的介电层106a与延伸部108c所覆盖，因此，在进行上述刻蚀工艺时，隔离结构20d并未被损坏。所以，隔离结构20d与隔离结构20c的结构形状并不相同。在本实施例中，隔离结构20d实质上为一矩形体。

另一方面，在本实施例中，每一个隔离结构20c的上部20a覆盖着顶盖层106b，且上部20a以及位于上部20a上的顶盖层106b所组成的双层结构为一梯形体，其结构满足下列式(1)至式(2)：

式(1)：b≤a＜c，

式(2)：b≥1/3a，

a为第二导体层108a的每一延伸部108c的底部宽度。

b为每一顶盖层106b的顶面宽度。

c为每一隔离结构20c的上部20a的底面宽度。

此外，在另一实施例中，每一隔离结构20c的上部20a的侧壁与上部20a的底面的夹角θ例如为40度至87度。在本实施例中，每一个隔离结构20c的上部20a可以是一梯形体，所以上述夹角θ例如为40度至87度。

图3为依照本发明的另一实施例所绘示的存储元件的立体示意图。

请参照图3，本发明提供另一种存储元件包括基底100、多个隧穿介电层102、多个隔离结构20c以及顶盖层106b。隧穿介电层102位于基底100上。每一隔离结构20c具有上部20a与下部20b。隔离结构20c的上部20a位于下部20b上，且上部20a的底面与每一隧穿介电层102的顶面等高。隔离结构20c的下部20b位于基底100中，且与隧穿介电层102沿着第一方向D1相互交替。顶盖层106b位于隔离结构20c的上部20a上。顶盖层106b的顶面为一平面。

在本实施例中，每一个隔离结构20c的上部20a覆盖着顶盖层106b，且上部20a以及位于上部20a上的顶盖层106b的双层结构为一梯形体，其结构满足下列式(3)至式(4)：

式(3)：b≤c-2×T2＜c，

式(4)：

b为每一顶盖层106b的顶面宽度。

c为每一隔离结构20c的上部20a的底面宽度。

T1为上部20a的厚度。

T2为顶盖层106b的厚度。

此外，每一隔离结构20c的上部20a的侧壁与上部20a的底面的夹角θ例如为40度至87度。在本实施例中，每一个隔离结构20c的上部20a可以是一梯形体，所以上述夹角θ例如为40度至87度。

综上所述，本发明在隔离结构上留有第二导体层当作掩模层，因此在移除第一区的叠层上的介电层的过程中，可以保护下方的隔离结构，使隔离结构具有有效场氧化物高度。此外，由于隔离结构上被顶盖层所覆盖，因此在移除位于隧穿介电层上的第一导体层以及隔离结构上的第二导体层时，顶盖层可以保护隔离结构，避免隔离结构被过度刻蚀，可避免隔离结构与隧穿介电层之间的界面受到损害且可使隔离结构具有有效场氧化物高度。另一方面，本发明又利用介电层与第一导体层之间以及介电层与第二导体层之间的高刻蚀选择比，以完全移除隔离结构之间的第一导体层隔离结构上的第二导体层以及，藉此避免浮置栅极短路的现象。如此一来，本发明的存储元件及其制造方法便可有效解决结漏电以及浮置栅极短路的问题，以提高产品的良率与可靠度。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。