背景技术：
本申请通常涉及集成电路，以及特别地涉及集成电路中MOS晶体管的外延区域。集成电路可包括具有外延源极/漏极区域的金属氧化物半导体(MOS)晶体管。例如，p沟道金属氧化物半导体(PMOS)晶体管可具有锗化硅外延源极/漏极区域。n沟道金属氧化物半导体(NMOS)晶体管可具有磷掺杂的硅外延源极/漏极区域。外延源极/漏极区域的一个实例可邻接通过浅沟槽隔离(STI)过程形成的场氧化物。外延源极/漏极区域可具有急转角度的表面刻面以及在场氧化物的外延材料和介电材料之间的空腔。栅极结构可位于邻近外延源极/漏极区域的场氧化物上，以便栅极结构的侧表面上的介电间隔材料可延伸进入空腔并向下到达外延材料，从而减小外延源极/漏极区域上金属硅化物的面积。由于硅化物面积减小以及可能与到源极/漏极区域的接触的定位公差结合，配置在外延源极/漏极区域上的接触可不合期望地提供高电阻连接至MOS晶体管。
技术实现要素：
在描述的示例中，集成电路包括邻接场氧化物的MOS晶体管和在邻近MOS晶体管的源极/漏极区域的场氧化物上的栅极结构，该集成电路通过在MOS晶体管和场氧化物的栅极结构上形成有图案的外延硬掩模层形成，该外延硬掩膜层暴露场氧化物和MOS晶体管的栅极结构之间的源极/漏极。半导体材料外延地形成于源极/漏极区域，以便邻接场氧化物的MOS晶体管的外延源极/漏极区域可具有急转角度的表面刻面，以及间隙可存在于外延半导体材料和场氧化物的介电材料之间。基于二氧化硅的填隙料形成于外延半导体材料和场氧化物的介电材料之间的间隙中。源极/漏极间隔区随后邻近MOS栅极结构和场氧化物上的栅极结构的侧表面形成。金属硅化物形成于被暴露的外延半导体材料上。保形接触刻蚀停止衬垫形成于MOS晶体管和场氧化物上的栅极结构上。到金属硅化物的接触形成于邻接场氧化物的外延源极/漏极区域上。附图说明图1为一种包括填隙料的示例集成电路的横截面。图2A到图2H为描述图1集成电路在连续制造过程中的横截面。图3A到图3G为描述另一个示例集成电路在连续制造过程中的横截面。具体实施方式一种集成电路包括邻接场氧化物的MOS晶体管和在邻近MOS晶体管的源极/漏极区域的场氧化物上的栅极结构，其通过在MOS晶体管和场氧化物上的栅极结构上形成图案化的外延硬掩模层形成，其暴露场氧化物和MOS晶体管的栅极结构之间的源极/漏极。半导体材料外延地形成于源极/漏极区域中，以便邻接场氧化物的MOS晶体管的外延源极/漏极区域可具有急转角度的表面刻面，以及间隙可存在于外延半导体材料和场氧化物的介电材料之间。基于二氧化硅的填隙料形成于外延半导体材料和场氧化物的介电材料之间的间隙中。在一种示例制造工艺步骤中，基于二氧化硅的介电材料的保形层形成于集成电路上，延伸进入外延半导体材料和场氧化物之间的间隙。随后各向同性回蚀过程将基于二氧化硅的介电材料从MOS晶体管和场氧化物上的栅极结构上移除，留下填隙料。主要为非二氧化硅的源极/漏极间隔区邻近MOS晶体管的栅极结构和场氧化物上的栅极结构形成，其有利地留下至少一半的MOS晶体管的外延源极/漏极区域邻接被暴露的场氧化物。在另一个示例制造工艺步骤中，源极/漏极间隔区基于二氧化硅的第一子层共形地形成于集成电路上，延伸进入外延半导体材料和场氧化物之间的间隙。随后各向异性回蚀过程将第一子层从MOS晶体管的顶面和场氧化物上的栅极结构上移除，留下邻近MOS晶体管的栅极结构和场氧化物上的栅极结构的第一源极/漏极间隔区。场氧化物上的栅极结构上的第一间隔区延伸进入外延半导体材料和场氧化物之间的间隙，提供填隙料。源极/漏极间隔区的基于氮化硅的第二子层共形地形成于集成电路上。各向异性回蚀移除第二子层以留下基于氮化硅的第二间隔区。邻接场氧化物的MOS晶体管的外延源极/漏极区域的至少三分之一被暴露。在形成填隙料之后，例如通过上述示例制造工艺步骤之一，金属硅化物形成于被暴露的外延源极/漏极区域上。保形接触刻蚀停止层(CESL)形成于集成电路上，以及前金属介电(PMD)层形成于CESL上。形成通过PMD层和CESL的接触，以电气连接至外延源极/漏极区域上的金属硅化物。图1为一张包括填隙料的示例集成电路的横截面。集成电路100形成于衬底102中和衬底102上，其包括半导体材料104，例如延伸到衬底102顶面的单晶硅。场氧化物106形成于衬底102中，例如使用STI过程。集成电路100包括邻近场氧化物106具有第一极性的第一MOS晶体管108，邻近第一MOS晶体管108的场氧化物106上的栅极结构110，以及具有第二，相反，极性的第二MOS晶体管112。场氧化物106的顶面114与第一MOS晶体管108下的半导体材料104的顶面116在20纳米内共面。第一MOS晶体管108包括半导体材料104的顶面处的栅极介电层118。栅极介电层118可包括通过半导体材料104的热氧化形成的二氧化硅。栅极介电层118可包括沉积的具有高介电常数的介电材料，例如氧化铪、氧化锆和/或氧化钽。第一MOS晶体管108包括栅极介电层118上的栅极120。栅极120可包括多晶的硅，通常被称为多晶硅。第一MOS晶体管108可包括栅极120侧表面上的栅极偏移间隔区122。栅极偏移间隔区122可包括一层或更多层的热氧化物、沉积的二氧化硅和/或沉积的氮化硅。第一MOS晶体管108包括衬底102中的第一外延源极/漏极区域124，其在栅极120和场氧化物106之间，以便第一外延源极/漏极区域124邻接场氧化物106。第一MOS晶体管108还包括衬底102中的第二外延源极/漏极区域126，其邻近栅极120，与第一外延源极/漏极区域124相对。第一MOS晶体管108包括源极/漏极间隔区128，其侧面地邻近栅极120并邻接栅极偏移间隔区122，如果存在。源极/漏极间隔区128包括一层或更多层的氮化硅和/或氧氮化硅或其他非二氧化硅介电材料。第一MOS晶体管108可包括源极/漏极间隔区128下的基于二氧化硅的介电材料的可选的间隔区衬垫130。间隔区衬垫130可为3纳米到10纳米厚。如果栅极介电层118为同时沉积在半导体材料104和场氧化物106上的沉积介电层，栅极结构110可能具有与栅极介电层118材料相同的栅极介电层。另一方面，如果栅极介电层118为热生长氧化层，其不在场氧化物106上形成，栅极结构110可不含栅极介电层，如图1中所述。栅极结构110包括场氧化物106和栅极结构110的栅极介电层上的栅极132，如果存在。在当前示例中，栅极132不与邻近第一MOS晶体管108的场氧化物106的边缘重叠。栅极132可具有与第一MOS晶体管108的栅极120相同的成分和结构。如果第一MOS晶体管108包括栅极偏移间隔区122，栅极结构110可包括栅极132的侧表面上的栅极偏移间隔区134。栅极偏移间隔区134可具有与第一MOS晶体管108的栅极偏移间隔区122相似的成分和结构。栅极结构110包括源极/漏极间隔区136，其侧面地邻近栅极132并邻接栅极偏移间隔区134，如果存在。源极/漏极间隔区136具有与第一MOS晶体管108的源极/漏极间隔区128相同的结构和成分。如果第一MOS晶体管108中存在，栅极结构110可包括间隔区衬垫130。第二MOS晶体管112包括半导体材料104顶面上的栅极介电层138。栅极介电层138可能具有与第一MOS晶体管108的栅极介电层118相同的成分和结构。第二MOS晶体管112包括栅极介电层138上的栅极140。栅极140可能具有与第一MOS晶体管108的栅极120相似的成分和结构。第二MOS晶体管112可包括栅极140的侧表面上的栅极偏移间隔区142。栅极偏移间隔区142可包括一层或更多层的热氧化物、沉积的二氧化硅和/或沉积的氮化硅，以及可能具有与第一MOS晶体管108的栅极偏移间隔区122相似的结构和成分。第二MOS晶体管112包括源极/漏极间隔区144，其侧面地邻近栅极140并邻接栅极偏移间隔区142，如果存在。源极/漏极间隔区144可能具有与第一MOS晶体管108的源极/漏极间隔区128相同的结构和成分。如果第一MOS晶体管108中存在，第二MOS晶体管112可包括间隔区衬垫130。第一外延源极/漏极区域124具有面向场氧化物106的成角度的刻面，其因此在场氧化物的顶面114处与场氧化物106侧面地分开，在第一外延源极/漏极区域124和场氧化物106之间形成间隙146，其距离顶面114向下延伸至少20纳米。基于二氧化硅的填隙料148配置在间隙146中，填隙料148邻接场氧化物106并且向下延伸至第一外延源极/漏极区域124并在间隙146的底部接触第一外延源极/漏极区域124。在当前的示例中，填隙料148向上延伸至栅极结构110的源极/漏极间隔区136，接触间隔区衬垫130，如果存在，或者接触源极/漏极间隔区136，如果间隔区衬垫130不存在。金属硅化物150配置在第一外延源极/漏极区域124和第二外延源极/漏极区域126上。附加的金属硅化物150可配置在第二MOS晶体管112的源极/漏极区域上，在第一MOS晶体管108的栅极120上，在栅极结构110的栅极132上以及在第二MOS晶体管112的栅极140上。第一外延源极/漏极区域124上的金属硅化物150延伸进入成角度的刻面上的间隙146并覆盖至少一半的第一外延源极/漏极区域124。金属硅化物150可包括，例如，硅化镍。CESL152配置在第一MOS晶体管108、栅极结构110和第二MOS晶体管112上。CESL152主要为基于非二氧化硅的介电材料，例如氮化硅，10纳米到30纳米厚。PMD层154配置在CESL152上。PMD层154可为基于二氧化硅的介电材料，例如硼磷硅玻璃(BPSG)。PMD层154可被平面化，如图1所述，并且可为，例如，在第一MOS晶体管108、栅极结构110和第一MOS晶体管112上50纳米到150纳米厚。接触156配置为通过PMD层154和CESL152，以与第一外延源极/漏极区域124上的金属硅化物150直接连接。接触156可包括钛和氮化钛的金属衬垫158，以及钨的填充金属160。填隙料148可阻止间隙146被源极/漏极间隔区136和CESL152填充，因此有利地允许金属硅化物150占据第一外延源极/漏极区域124的成角度的刻面的更大一部分，并提供接触156和第一外延源极/漏极区域124之间更低的电阻连接。在现有示例的一个版本中，第一MOS晶体管108可为PMOS晶体管108，以及第一外延源极/漏极区域124和第二外延源极/漏极区域126可为锗化硅，以及第二MOS晶体管112可为NMOS晶体管112。在一个替换版本中，第一MOS晶体管108可为NMOS晶体管108，以及第一外延源极/漏极区域124和第二外延源极/漏极区域126可为掺杂磷的硅，以及第二MOS晶体管112可为PMOS晶体管112。图2A到图2H为描述图1集成电路在连续制造过程中的横截面。参考图2A，集成电路100具有完整形成的外延源极/漏极区域用于具有第一极性的晶体管。第一MOS晶体管108在适当的位置具有栅极介电层118、栅极120、栅极偏移间隔区122和第一外延源极/漏极区域124以及第二外延源极/漏极区域126。栅极结构110在适当的位置具有栅极132和栅极偏移间隔区134。第二MOS晶体管112在适当的位置具有栅极介电层138、栅极140以及栅极偏移间隔区142。栅极硬掩模材料162可通过栅极刻蚀操作配置在栅极120、栅极132和栅极142上。外延硬掩模164邻近第一MOS晶体管108的栅极120的侧表面，邻近栅极结构110的栅极132的侧表面，并覆盖第二MOS晶体管112。外延硬掩模164可包括，例如，15纳米到25纳米厚的氮化硅。外延硬掩模164被用于限定第一外延源极/漏极区域124和第二外延源极/漏极区域126的横向范围。第一外延源极/漏极区域124和场氧化物106之间的间隙146基本上没有材料。参考图2B，基于二氧化硅的介电材料的间隙填充层166形成于集成电路100现有的顶面上，延伸进入并充分地填充间隙146。间隙填充层166可包括，例如，15纳米到25纳米的二氧化硅，其通过等离子体增强化学气相沉积(PECVD)过程，使用原硅酸四乙酯，又称四乙氧基硅烷或TEOS形成。间隙填充层166的厚度足够高以充分地填充间隙146以及足够低以避免完全地填充第一MOS晶体管108的栅极120和栅极结构110的栅极132之间的间隙。参考图2C，图2B的间隙填充层166从第一MOS晶体管108、栅极结构110和第二MOS晶体管112上移除，以留下填隙料148充分地填充间隙146。间隙填充层166可被移除，例如，使用各向同性等离子体刻蚀，其对外延硬掩模164是选择性的，或者可能在稀释的氢氟酸水溶液中使用时控湿刻蚀。参考图2D，图2C的外延硬掩模164被移除，留下填隙料148充分地填充间隙146。外延硬掩模164可被移除，例如，使用各向同性等离子体刻蚀，其对二氧化硅是选择性的。图2C的栅极硬掩模材料162，如果存在，也被移除，可能与外延硬掩模164同时，或者可能在单独的刻蚀步骤中被移除。如果栅极硬掩模材料162包括非晶碳，其可通过灰化(ashing)被移除。参考图2E，可选的间隔区衬垫130可能形成于集成电路100现有的顶面上。可形成间隔区衬垫168，例如，通过PECVD过程使用TEOS。间隔区材料168的保形层形成于集成电路100现有的顶面上，间隔区衬垫130上，如果存在。间隔区材料168层主要为非二氧化硅材料，例如氮化硅和/或氧氮化硅。间隔区材料168层可通过PECVD过程使用双(叔-丁胺)硅烷(BTBAS)、PECVD过程使用BTBAS和TEOS的结合、或者PECVD过程使用二氯甲硅烷和氨气形成。间隔区材料168层可为，例如，15纳米到30纳米厚。参考图2F，各向异性的反应离子刻蚀(RIE)过程将图2E的间隔区材料168层从填隙料148和第一外延源极/漏极区域124以及第二外延源极/漏极126上移除，以及从栅极120、132和140的顶端移除，以形成侧面地邻近第一MOS晶体管108的栅极120的源极/漏极间隔区128，形成侧面地邻近栅极结构110的栅极132的源极/漏极间隔区136，以及形成侧面地邻近第二MOS晶体管112的栅极140的源极/漏极间隔区144。RIE过程留下充分完整的填隙料148。参考图2G，二氧化硅刻蚀移除被源极/漏极间隔区128、136和144暴露的间隔区衬垫130，以及移除一部分的填隙料148，以便暴露至少一半的第一外延源极/漏极区域124。二氧化硅刻蚀可包括RIE过程或者可包括在稀释的氢氟酸水溶液中的时控刻蚀。完成二氧化硅的刻蚀后，填隙料148邻接场氧化物106并且向下延伸到达第一外延源极/漏极至并在间隙146的底部接触第一外延源极/漏极区域124，并向上延伸到达间隔区衬垫130。参考图2H，金属硅化物150在暴露的半导体材料上形成，包括第一外延源极/漏极区域124和第二外延源极/漏极区域126，以及可能包括第二MOS晶体管112的源极/漏极区域。金属硅化物150也可形成于栅极120、132和140上。第一外延源极/漏极区域124上的金属硅化物150延伸进入成角度的刻面上的间隙146并覆盖至少一半的第一外延源极/漏极区域124。可形成金属硅化物150，例如，通过在集成电路100的顶面上沉积金属(例如镍或钴)层，加热集成电路100以使一部分金属与被暴露的半导体材料发生反应，并且通过将集成电路100在包括酸和过氧化氢的混合物的液体刻蚀剂中暴露，有选择地移除不发生反应的金属。在形成金属硅化物150之后，形成CESL152、PMD层154和接触156，以提供图1的结构。可形成CESL152，例如，通过PECVD过程使用二氯甲硅烷和氨气。可形成PMD层154，例如，通过PECVD过程使用硅烷、乙硼烷、磷化氢和一氧化二氮，或者通过高深宽比过程(HARP)使用硅烷、乙硼烷、磷化氢和臭氧。接触156可通过刻蚀穿过PMD层154和CESL152的接触孔形成，以暴露金属硅化物150。钛和氮化钛的金属衬垫158可分别地通过溅射过程和原子层沉积(ALD)过程形成。钨的填充金属160可通过金属有机化学气相沉积(MOCVD)过程形成。填充金属160和金属衬垫158可通过回蚀或者化学机械抛光(CMP)过程从PMD层154的顶面移除。图3A到图3G为描述另一个示例集成电路在连续制造过程中的横截面。参考图3A，集成电路300形成于衬底302中和衬底302上，其包括延伸至衬底302的顶面的半导体材料304，例如单晶硅。场氧化物306形成于衬底302中。集成电路300包括邻近场氧化物306的具有第一极性的第一MOS晶体管308，场氧化物306上邻近第一MOS晶体管308的栅极结构310，以及具有第二、相反、极性的第二MOS晶体管312。场氧化物306的顶面314与第一MOS晶体管308下的半导体材料304的顶面316在20纳米内共面。集成电路300有完整形成的外延源极/漏极区域用于具有第一极性的晶体管。外延硬掩模和任何栅极硬掩模材料已被移除。第一MOS晶体管308包括在半导体材料304的顶面处的栅极介电层318。栅极介电层318可包括二氧化硅，其通过半导体材料304的热氧化形成，或者可包括沉积的具有高介电常数的介电材料。第一MOS晶体管308包括栅极介电层318上的栅极320，其可能为多晶硅。栅极偏移隔离区322可配置在栅极320的侧表面上。第一MOS晶体管308包括衬底302中的栅极320和场氧化物306之间的第一外延源极/漏极区域324，以便第一外延源极/漏极区域324邻接场氧化物306，以及衬底302中的邻近栅极320的与第一外延源极/漏极区域324相对的第二外延源极/漏极区域326。第一外延源极/漏极324具有面向场氧化物306的成角度的刻面，并且因此在场氧化物306的顶面314处与场氧化物306侧面地分开，形成第一外延源极/漏极区域324和场氧化物306之间的间隙346，其距离顶面314向下延伸至少20纳米。栅极结构310可能具有栅极介电层，其与关于图1所说明的栅极介电层318的材料相同。栅极结构310包括场氧化物306上的栅极332；在当前的示例中，栅极332不与邻近第一MOS晶体管308的场氧化物306的边缘重叠。栅极332可具有与第一MOS晶体管308的栅极320相同的成分和结构。栅极偏移间隔区334可配置在栅极332的侧面上。第二MOS晶体管312包括半导体材料304的顶面处的栅极介电层338，栅极介电层338可能具有与第一MOS晶体管308的栅极介电层318相同的成分和结构。第二MOS晶体管312包括栅极介电层338上的栅极340，栅极340可能具有与第一MOS晶体管308的栅极320相似的成分和结构。栅极偏移间隔区342可配置在栅极340的侧表面上。栅极偏移间隔区342可能具有与第一MOS晶体管308的栅极偏移间隔区322相似的结构和成分。随后形成的源极/漏极间隔区的基于二氧化硅的间隔区层370共形地形成于集成电路300现有的顶面上，延伸进入，并且充分地填充间隙346。间隔区层370可包括，例如15纳米到30纳米的二氧化硅，其通过PECVD过程使用TEOS形成。间隔区层370的厚度足够高以充分地填充间隙346，以及足够低以避免在栅极320和332之间完全地填充。参考图3B，各向异性的RIE过程将图3A的间隔区层370从第一外延源极/漏极区域324上移除，以及从第二外延源极/漏极区域326上，以及从栅极320、332和340的顶部上移除，以形成侧面地邻近第一MOS晶体管308的栅极320的源极/漏极间隔区328，侧面地邻近栅极结构310的栅极332的源极/漏极间隔区336，以及侧面地邻近第二MOS晶体管312的栅极340的源极/漏极间隔区344。执行RIE过程以便源极/漏极隔离区328延伸进入间隙346，邻接场氧化物306并且向下延伸到达第一外延源极/漏极区域324并在间隙346的底部接触第一外延源极/漏极区域324，从而提供填隙料348。参考图3C，基于非二氧化硅的牺牲层372共形地形成于集成电路300现有的顶面上。牺牲层372可为，例如，10纳米到30纳米厚，并且可通过PECVD过程使用BTBAS、PECVD过程使用BTBAS和TEOS的结合、或者PECVD过程使用二氯甲硅烷和氨气形成。参考图3D，各向异性RIE过程将图3C的牺牲层372从第一外延源极/漏极区域324的一部分和第二外延源极/漏极区域326的一部分上移除，以及从栅极320、332和340的顶部上移除，以在第一MOS晶体管308的源极/漏极间隔区328上形成牺牲间隔区374，在栅极结构310的源极/漏极间隔区328上形成牺牲间隔区376，以及在第二MOS晶体管312的源极/漏极间隔区328上形成牺牲间隔区378。在栅极结构310上形成源极/漏极间隔区336，以便延伸进入间隙346，提供填隙料348，可减小第一外延源极/漏极区域324上的牺牲间隔区376的厚度，从而为随后金属硅化物的形成提供暴露足够的面积。参考图3E，金属硅化物350形成于被暴露的半导体材料上，包括第一外延源极/漏极区域324和第二外延源极/漏极区域326，以及可能地包括第二MOS晶体管312的源极/漏极区域。金属硅化物350也可形成于栅极320、332和340上。第一外延源极/漏极区域324上的金属硅化物350延伸进入成角度的刻面上的间隙346并且覆盖至少三分之一的第一外延源极/漏极区域324。可形成金属硅化物350，例如，参考图2H所述。参考图3F，图3E的牺牲间隔区374、376和378被移除，例如使用各向同性等离子体刻蚀，其对源极/漏极间隔区328、336和344的基于二氧化硅的介电材料是选择性的。牺牲间隔区374、376和378被移除后，填隙料348是充分完整的。参考图3G，CESL352的第一子层380形成于集成电路300现有的顶面上。第一子层380包括2纳米到10纳米的基于二氧化硅的介电材料，其通过PECVD过程形成。CESL352的第二子层382形成于第一子层380上。第二子层382主要为基于非二氧化硅的介电材料，例如氮化硅，10纳米到30纳米厚，通过PECVD过程形成。PMD层354形成于CESL352上，例如，参考图1和图2H所述。接触356形成为穿过PMD层354和CESL352，以与第一外延源极/漏极区域324上的金属硅化物350直接连接。接触356可参考图2H所述形成。在权利要求的范围内，在所述的实施例中修改是可能的，并且其他实施例是可能的。