地址/数据转换器分离的三维纵向存储器的制作方法

本发明涉及集成电路存储器领域，更确切地说，涉及三维纵向存储器（3D-M_V）。

背景技术：

三维存储器（3D-M）是一种单体（monolithic）半导体存储器，它含有多个相互堆叠的存储元。3D-M包括三维只读存储器（3D-ROM）和三维随机读取存储器（3D-RAM）。3D-ROM可以进一步划分为三维掩膜编程只读存储器（3D-MPROM）和三维电编程只读存储器（3D-EPROM）。基于其编程机制，3D-M可以是3D-memristor、3D-RRAM或3D-ReRAM （resistive random-access memor）、3D-PCM（phase-change memory）、3D-PMC（programmable metallization-cell memory）、或3D-CBRAM（conductive-bridging random-access memory）等。

美国专利5,835,396披露了一种3D-M，即3D-ROM。如图1A所示，3D-M芯片20含有一衬底电路层0K及多个堆叠于衬底电路层0K上并相互堆叠的存储层16A、16B。衬底电路层0K含有晶体管0t及其互连线0i。晶体管0t形成在半导体衬底0中。衬底互连线0i为晶体管0t实现相互连接。在这个例子中，衬底互连线0i含有金属层0M1、0M2。

存储层16A、16B堆叠在衬底电路层0K之上，它们通过接触通道孔（如1av）与衬底0耦合。每个存储层（如16A）含有多条顶地址线（如2a）、底地址线（如1a）和存储元（如5aa）。存储元可以采用二极管、晶体管或别的器件。在各种存储元中，采用二极管的存储元具有最小面积，仅为4F²（F为最小特征尺寸）。二极管存储元一般形成在顶地址线和底地址线的交叉点处，从而构成一交叉点（cross-point）阵列。这里，二极管泛指任何具有如下特征的二端器件：当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。二极管的例子包括半导体二极管（如p-i-n硅二极管等）和金属氧化物二极管（如氧化钛二极管、氧化镍二极管等）等。

存储层16A、16B构成至少一3D-M阵列16，而衬底电路层0K则含有3D-M阵列16的周边电路。其中，一部分周边电路位于3D-M阵列下方，它们被称为阵列下周边电路；另一部分周边电路位于3D-M阵列外边，它们被称为阵列外周边电路18。由于阵列外周边电路18比3D-M阵列16含有更少的后端（back-end-of-line，简称为BEOL）层，阵列外周边电路18上方的空间17不含有存储元，该空间实际上被浪费了。在本说明书中， BEOL层是指高于衬底的一层导电线。在图1A中，3D-M阵列16含有6个BEOL层（包括2个衬底互连线层0M1、0M以及存储层16A、16B各含的2个地址线层1a-4a）；而阵列外周边电路18只含有2个BEOL层（2个衬底互连线层0M1、0M2）。

美国专利7,388,476披露了一种集成3D-M芯片，其三维阵列及其周边电路都集成在同一芯片内。如图1B所示，该集成3D-M芯片20含有三维阵列区域22和周边电路区域28。三维阵列区域22含有多个3D-M阵列（如22aa、22ay）及其解码器（如24、24G）。这些解码器24包括本地解码器24和整体解码器24G。其中，本地解码器24对单个3D-M阵列的地址/数据进行解码，整体解码器24G将总地址/数据25解码至单个3D-M阵列中。

周边电路区域28中的电路组件使集成3D-M芯片20能完成基本的存储功能，它们可以为三维阵列区域22与主机（即直接使用该芯片20的设备）之间实现电压、数据、地址转换。周边电路28含有读/写电压产生器21和地址/数据转换器29。其中，读/写电压产生器21将电源电压23转换成读电压V_R或/和写（编程）电压V_W；地址/数据转换器29将逻辑地址/数据27与物理地址/数据25相互转换。在本说明书中，逻辑地址/数据27是主机使用的地址/数据；而物理地址/数据25是3D-M阵列使用的地址/数据。

图1A和图1B中的例子是三维横向存储器（3D-M_H），其基本存储组件是水平存储层。上述介绍也可以用于三维纵向存储器（3D-M_V），其基本存储组件是竖直存储串。

美国专利8,638,611披露了一种3D-M_V。它是一种纵向NAND（vertical NAND）。除了纵向NAND，3D-ROM、3D-RAM、3D-memristor、3D-RRAM或3D-ReRAM、3D-PCM、3D-PMC、3D-CBRAM也可以形成3D-M_V。如图2所示，该3D-M_V芯片20含有至少一3D-M_V阵列16和周边电路18。3D-M_V阵列16含有多个竖直存储串16X、16Y。每个存储串（如16X）含有多个垂直堆叠的存储元（如8a-8h），这些存储元通过一条竖直地址线相互耦合。每个存储元（如8f）含有一个纵向晶体管，该纵向晶体管含有栅极6、存储膜7和纵向沟道9。在一个竖直存储串中，每个存储元（如8f）的栅极6构成一个BEOL层。在图2中，3D-M_V阵列16含有8个BEOL层，即存储层8a-8h。

由于竖直存储串16X、16Y占用了其下方的衬底0（图2），3D-M_V芯片20不能含有阵列下周边电路，而只能含有阵列外周边电路18。这与3D-M_H（图1A）不同，3D-M_H芯片20可以含有阵列下周边电路。3D-M_V阵列16的周边电路18含有衬底晶体管0t及其衬底互连线0i。衬底晶体管0t形成在半导体衬底0中，它是传统的平面型晶体管。衬底互连线0i为衬底晶体管0t实现相互连接。在这个例子中，周边电路18含有2个BEOL层，即衬底互连线层0M1、0M2。

以往技术的3D-M_V是集成3D-M_V。也就是说，3D-M_V阵列16和周边电路18集成在同一3D-M_V芯片20中。由于它们的制造工艺不匹配，3D-M_V阵列16和周边电路18需要分别形成。相应地，图2中的3D-M_V芯片20含有10个BEOL层，包括3D-M_V阵列16的8个BEOL层以及周边电路18的2个BEOL层。

现有技术的主流观点是：集成度越大越好，即集成能降低成本并提高性能。不幸的是，该观点对3D-M_V不成立。首先来说，由于竖直存储串16X、16Y的BEOL层远多于周边电路18，盲目集成的直接结果就是不得不用制造竖直存储串16X、16Y的昂贵工艺流程来制造本来很简单的周边电路18，这会增加3D-M_V的整体成本。其次，由于3D-M_V芯片20主要针对3D-M_V阵列16优化，它不得不牺牲周边电路18的性能。例如说，周边电路18含有少数几个（如2个）衬底互连线层，或使用速度较慢的耐高温互连线材料（如采用钨作为导电材料、氧化硅作为绝缘材料），这会降低3D-M_V的整体性能。

技术实现要素：

本发明的主要目的是降低三维纵向存储器（3D-M_V）的整体价格。

本发明的另一目的是提高3D-M_V的整体性能。

为了实现这些以及别的目的，本发明遵从如下设计原则：将三维电路和二维电路分离到不同芯片，以便将它们分别优化。例如说，将3D-M_V阵列16（三维电路）和电压产生器（二维电路）分离到不同芯片中。相应地，本发明提出一种分离3D-M_V，它含有至少一三维阵列芯片和至少一地址/数据转换器芯片。三维阵列芯片（三维电路）构建在三维空间中并含有多个功能层（多个相互堆叠的存储层），地址/数据转换器芯片（二维电路）构建在二维空间中并只含有一个功能层（即含地址/数据转换器）。

在分离3D-M_V中，由于三维阵列芯片和地址/数据转换器芯片可以分别设计和制造，它们可以具有不同的后端（BEOL）结构。首先，由于地址/数据转换器芯片含有更少的BEOL层，其晶圆成本远低于三维阵列芯片（或集成3D-M_V芯片）。在一个实施例中，三维阵列芯片中竖直存储串所含的存储元数目远大于地址/数据转换器芯片的互连线层数。相应地，分离3D-M_V的整体成本低于集成3D-M_V。其次，由于地址/数据转换器芯片的后端结构可以单独优化，其地址/数据转换器的性能好于集成3D-M_V中的地址/数据转换器（或三维阵列芯片中的周边电路）。在一实施例中，地址/数据转换器芯片的互连线层数大于三维阵列芯片中的周边电路。在另一实施例中，地址/数据转换器芯片可以采用高性能互连线材料（如采用铜做为导电材料，高k材料作为绝缘材料；三维阵列芯片的周边电路采用速度较慢的耐高温互连线材料）。相应地，分离3D-M_V的整体性能好于集成3D-M_V。

相应地，本发明提出一种分离的三维纵向存储器（3D-M_V）(50)，其特征在于包括：一含有至少一3D-M_V阵列(36)的三维阵列芯片(30)，该3D-MV阵列(36)含有多个竖直存储串(16X、16Y)，每个竖直存储串含有多个垂直堆叠的存储元(8a-8h)；一含有至少部分地址/数据转换器的地址/数据转换器芯片(40*)，该地址/数据转换器在主机与该三维阵列芯片(30)之间进行地址和/或数据转换；所述三维阵列芯片(30)不含所述部分地址/数据转换器，所述三维阵列芯片(30)中竖直存储串(16X)所含的存储元(8a-8h)数目大于所述地址/数据转换器芯片(40*)的互连线层数，所述三维阵列芯片(30)和所述地址/数据转换器芯片(40*)为两个不同的芯片。

本发明还提出一种分离的三维纵向存储器（3D-M_V）(50)，其特征在于包括：一含有至少一3D-M_V阵列(36)和一周边电路(38)的三维阵列芯片(30)，该3D-M_V阵列(36)含有多个竖直存储串(16X、16Y)，该周边电路(38)位于该3D-M_V阵列(36)之外；一含有至少部分地址/数据转换器的地址/数据转换器芯片(40*)，该地址/数据转换器在主机与该三维阵列芯片(30)之间进行地址和/或数据转换；所述三维阵列芯片(30)不含所述部分地址/数据转换器，所述地址/数据转换器芯片(40*)的互连线层数大于所述周边电路(38) 的互连线层数，所述三维阵列芯片(30)和所述地址/数据转换器芯片(40*)为两个不同的芯片。

本发明还提出一种分离的三维纵向存储器（3D-M_V）(50)，其特征在于包括：一含有至少一3D-M_V阵列(36)和一周边电路(38)的三维阵列芯片(30)，该3D-M_V阵列(36)含有多个竖直存储串(16X、16Y)，该周边电路(38)位于该3D-M_V阵列(36)之外；一含有至少部分地址/数据转换器的地址/数据转换器芯片(40*)，该地址/数据转换器在主机与该三维阵列芯片(30)之间进行地址和/或数据转换；所述三维阵列芯片(30)不含所述部分地址/数据转换器，所述周边电路(38)和所述地址/数据转换器芯片(40*)含有不同的互连线材料，所述三维阵列芯片(30)和所述地址/数据转换器芯片(40*)为两个不同的芯片。

附图说明

图1A是一种3D-M（现有技术）的截面图；图1B是一种集成3D-芯片（现有技术）的系统构架。

团2是一种集成3D-M_V芯片（现有技术）的截面图。

图3A－图3C表示三种分离3D-M_V。

图4A是一种分离3D-M_V中三维阵列芯片的截面图；图4B是该分离3D-M_V中地址/数据转换器芯片的截面图。

图5A－图5B表示第一种周边电路组件在芯片间的分配方式。

图6A－图6B表示第二种周边电路组件在芯片间的分配方式。

图7A－图7C表示第三种周边电路组件在芯片间的分配方式。

图8A－图8B表示第四种周边电路组件在芯片间的分配方式。

图9A－图9B表示两种支持多个三维阵列芯片的地址/数据转换器芯片。

图10A－图10C是三种分离3D-M封装或组件的截面图。

图11A－图11C是三种电压产生器的电路框图。

图12A是一种地址转换器的电路框图；图12B是一种数据转换器的电路框图。

注意到，这些附图仅是概要图，它们不按比例绘图。为了显眼和方便起见，图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中，相同的符号一般表示对应或类似的结构。

具体实施方式

在本发明中，“/”表示“和”或“或”的关系。例如，读/写电压表示读电压、或写电压、或读电压和写电压；地址/数据表示地址、或数据、或地址和电压。

图3A－图3C表示三种分离的三维纵向存储器（3D-M_V）50。它包括一能与各种主机实现物理连接、并按照一种通讯标准通讯的接口54。接口54包括多个接触端52a、52b、54a－54d，它们能与主机插口对应的接触端耦合。其中，电源端52a与主机的电源接触端耦合，主机通过电源端52a提供的电源被称为电源电压V_DD；接地端52b为分离3D-M_V 50提供接地电压V_SS；信号端54a－54d为主机和分离3D-M_V 50提供信号交换，这些信号包括地址/数据。由于这些地址/数据直接被主机使用，它们是逻辑地址/数据。

分离3D-M_V 50含有至少一三维阵列芯片30（三维电路）和一地址/数据转换器芯片40*（二维电路）。在这些实施例中，至少一个地址/数据转换器位于地址/数据转换器芯片40*中，而非位于三维阵列芯片30中。由于地址/数据转换器是实现3D-M_V功能的必需组件，不含地址/数据转换器的三维阵列芯片30本身不是一个能独立工作的存储芯片。

图3A中的分离3D-M_V 50是一存储卡，它含有一单独的三维阵列芯片（三维电路）30和一单独的地址/数据转换器芯片（二维电路）40*。地址/数据转换器芯片40*含有一地址/数据转换器，包括地址转换器和数据转换器。其中，地址转换器其将外部总线54（包括来自接触端52a－52d上的信号）上的逻辑地址与内部总线58上的物理地址相互转换；数据转换器将外部总线54上的逻辑数据与内部总线58上的物理数据相互转换。这里，地址/数据转换器可以仅实现地址转换、或仅实现数据转换、或同时实现地址和数据转换。

图3B中的的分离3D-M_V 50也是一存储卡。它含有两个周边电路芯片：电压产生器芯片40和地址/数据转换器芯片40*。电压产生器芯片40含有一电压产生器；地址/数据转换器芯片40*含有一地址/数据转换器。电压产生器从主机处获取电源电压V_DD，将其转换成读/写电压，并通过电源总线56向三维阵列芯片30提供读/写电压。这里，读/写电压可以是仅为读电压V_R、或仅为写电压V_W、或包括读电压V_R和写电压V_W，它与电源电压V_DD具有不同的数值。在本实施例中，读/写电压包括一个读电压V_R和两个写电压V_W1、V_W2。在别的实施例中，读/写电压可以包括不止一个读电压或两个写电压。

图3C中的分离3D-M_V 50是一大容量存储卡或一固态硬盘。它含有多个三维阵列芯片30a、30b… 30w。这些三维阵列芯片组成两个通道：A和B。通道A中，内部总线58A为三维阵列芯片30a、30b… 30i提供物理地址/数据，通道B中，内部总线58B为三维阵列芯片30r、30s… 30w提供物理地址/数据。同时，电源总线56为维阵列芯片30a、30b… 30w提供读/写电压。虽然本实施例仅有两个通道，对于熟悉本专业的人士来说，大容量存储卡和固态硬盘可以含有更多通道。

图4A是分离3D-M_V 50中三维阵列芯片30的截面图。它含有至少一3D-M_V阵列36和一周边电路38。3D-M_V阵列36形成在三维空间中，并含有多个竖直存储串16X、16Y。每个竖直存储串（如16X）含有多个垂直堆叠的存储元（如8a-8h）。这些存储元通过一条竖直地址线相互耦合。每个存储元（如8f）含有一个纵向晶体管，该纵向晶体管含有栅极6、存储膜7和纵向沟道9。一个3D-M_V的例子是纵向NAND（vertical NAND）。对于3D-M_V阵列36来说，其BEOL层数等于竖直存储串中的存储元数目，也可以大于竖直存储串中的存储元数目。图4A中的3D-M_V阵列36含有8个BEOL层，实际量产的3D-M_V阵列36含有24个或更多的BEOL层。

周边电路18位于3D-M_V阵列36之外。它含有衬底晶体管0t及衬底互连线0i。衬底晶体管0t形成在半导体衬底0中，它是传统的平面型晶体管。衬底互连线0i为衬底晶体管0t实现相互连接。在这个例子中，周边电路18含有2个BEOL层，即衬底互连线层0M1、0M2。另一方面，虽然图4A中周边电路38的截面图与图1B中周边电路18的类似，图4A中周边电路38所含周边电路组件要比图1B中周边电路18少。具体说来，周边电路38至少缺一电压产生器。周边电路38的细节在图5A－图10B中进一步披露。

图4B是分离3D-M_V 50中地址/数据转换器芯片40*的截面图。地址/数据转换器芯片40*形成在二维空间中，并只含有一个功能层，即衬底电路层0K’。 衬底电路层0K’包括晶体管0t’及其互连线0i’。晶体管0t’形成在电压产生器衬底0’上，互连线0i’ 为晶体管0t’实现相互连接。该地址/数据转换器芯片40含有四个BEOL层，即互连线层0M1’－0M4’。

熟悉本专业的认识都知道，集成电路的生产成本基本与其BEOL层数成正比。由于地址/数据转换器芯片40*含有较少的BEOL层，其晶圆成本远低于三维阵列芯片30。因为至少部分分离3D-M_V 50（即地址/数据转换器芯片40）的生产成本远低于集成3D-M_V芯片20（地址/数据转换器位于芯片20中），分离3D-M_V 50的整体成本低于集成3D-M_V 20。

此外，由于地址/数据转换器芯片40*是一独立芯片，它可以比集成3D-M_V芯片20的周边电路18具有更多的衬底互连线层（如从两层增加到四层），因此地址/数据转换器芯片40*中的地址/数据转换器要比集成3D-M芯片20中的地址/数据转换器设计更为简单、性能较好且所占芯片面积较小。注意到，虽然地址/数据转换器芯片40*的互连线层数大于周边电路18，其BEOL层数仍远小于三维阵列芯片30（4 vs. 8）。

另外，由于地址/数据转换器芯片40*不需要经历高温工艺，其互连线0i’可以采用高性能互连线材料，如采用铜（Cu）做为导电材料、高k材料做为绝缘材料。这些材料可以提高地址/数据转换器芯片40*的功能，从而提高分离3D-M_V 50的整体性能。

对于传统的二维存储器（2D-M，如闪存），虽然可以将其周边电路组件从二维阵列芯片分离到一周边电路芯片中，但这样做会增加成本且降低性能，这是因为二维阵列芯片和周边电路芯片的后端结构类似，具有相近的晶圆成本和电路性能；加上多余的引线成本和延迟，分离2D-M的成本和性能都比集成2D-M差。这与3D-M_V完全不同。三维阵列芯片和周边电路芯片的后端结构差别很大（如具有不同的BEOL层数、不同的衬底互连线层数、不同的衬底互连线材料等），分离3D-M_V的成本和性能均好于集成3D-M_V。

分离3D-M_V 50与集成3D-M_V 20的不同之处在于：至少一个周边电路组件位于地址/数据转换器芯片40，而非位于三维阵列芯片30。也就是说，3D-M_V的周边电路组件被分配到三维阵列芯片30和地址/数据转换器芯片40之间。图5A－图9B表示了多种在芯片（30、40）间的分配方法。

图5A－图5B表示第一种周边电路组件在芯片间的分配方式。在图5A中，存储阵列芯片30含有多个3D-M阵列（如22aa、22ay）及其解码器。它还含有电压产生器41，但是不含有地址/数据转换器49。在图5B中，地址/数据转换器芯片40含有图5A中所不含的地址/数据转换器49。由于不含有地址/数据转换器49，存储阵列芯片30具有较高的阵列效率。

图6A－图6B表示第二种周边电路组件在芯片间的分配方式。在图6A中，存储阵列芯片30含有多个3D-M阵列（如22aa、22ay）及其解码器，但不含有电压产生器41和地址/数据转换器49。在图6B中，周边电路芯片40含有电压产生器41和地址/数据转换器49。由于不含有电压产生器41和地址/数据转换器49，存储阵列芯片30具有很高的阵列效率。

图7A－图7C表示第三种周边电路组件在芯片间的分配方式。在图7A中，存储阵列芯片30含有多个3D-M阵列（如22aa、22ay）及其解码器，但不含有电压产生器41和地址/数据转换器49。电压产生器41和地址/数据转换器49位于不同的周边电路芯片中：电压产生器41位于电压产生器芯片40（图7B）中；地址/数据转换器49位于地址/数据转换器芯片40*（图7C）中。电压产生器41以模拟电路为主，地址/数据转换器49以数码电路为主。由于它们位于不同的周边电路芯片40、40*，可以对它们分别优化：对电压产生器芯片40优化模拟性能，对地址/数据转换器芯片40*优化数码性能。

图8A－图8B表示第四种周边电路组件在芯片间的分配方式。它与图6A－图6B类似，只是三维阵列芯片30还含有第一并行-串行转化电路47（图8A），它将芯片30内部的并行数码信号（如地址/数据/指令）转换成芯片30外部的串行数码信号。地址/数据转换器芯片40*还含有第二并行-串行转化电路47’（图8B），它也将地址/数据转换器芯片40*内部的并行数码信号（如地址/数据/指令）转换成芯片40*外部的串行数码信号。通过并行-串行转化，三维阵列芯片30和地址/数据转换器芯片40*之间的引线（或焊球）数目可以被极大地减少，故能降低由于采用分离3D-M_V封装而导致的额外引线（或焊球）成本。

图9A－图9B表示两种支持多个三维阵列的地址/数据转换器芯片40*。图9A中的地址/数据转换器芯片40*含有多个地址/数据转换器49a、49b…49w。每个地址/数据转换器（如49a）为相应的三维阵列芯片（如图3C中的30a）提供地址/数据转换。图9B中的地址/数据转换器芯片40还含有多个电压产生器41a、41b…41w。每个电压产生器（如41a）为相应的三维阵列芯片（如图3C中的30a）提供读/写电压。

图10A－图10C是三种分离3D-M_V的截面图。图10A－图10B中的分离3D-M_V是一种多芯片封装（MCP）。图10C中的分离3D-M_V是一种多芯片组件（MCM）。这些MCP和MCM可以用于存储卡或固态硬盘。

图10A中的3D-M_V封装60含有两个单独的芯片：一三维阵列芯片30和一地址/数据转换器芯片40*。芯片30、40堆叠在一封装衬底（interposer）63上并位于同一封装壳61中。引线（bond wire）65为芯片30、40*提供电连接。除了引线，还可以采用焊球（solder bump）等。为了保证数据安全，芯片30、40*最好封装在一模塑料（molding compound）67内。在本实施例中，三维阵列芯片30堆叠在地址/数据转换器芯片40*上。在其它实施例中，地址/数据转换器芯片40*可以堆叠在三维阵列芯片30上，或三维阵列芯片30与地址/数据转换器芯片40*面对面地堆叠在一起，或三维阵列芯片30和地址/数据转换器芯片40*并列放置。

图10B中的3D-M_V多芯片封装60含有至少两个三维阵列芯片30a、30b和一地址/数据转换器芯片40*。这些芯片30a、30b和40*是三个单独的芯片。它们位于同一封装壳61中。其中，三维阵列芯片30a堆叠在三维阵列芯片30b之上，三维阵列芯片30b堆叠在地址/数据转换器芯片40*之上。引线65为芯片30a、30b和40*提供电连接。

图10C中的分离3D-M_V组件60含有一组件框架76。该框架76含有两个单独的封装：三维阵列封装72和周边电路封装74。其中，三维阵列封装72含有两个三维阵列芯片30a、30b，而周边电路封装74含有地址/数据转换器芯片40*。框架76还为三维阵列封装72和周边电路封装74提供电连接（此处未画出）。

图11A－图11C是三种电压产生器的电路框图。电压产生器最好使用直流－直流变换器（DC-DC converter）。直流－直流变换器包括升压器和降压器。升压器的输出电压比输入电压高，降压器的输入电压比输入电压低。升压器的例子包括电荷泵（charge pump，图11A）和Boost变换器（Boost converter，图11B）等。降压器的例子包括低压降稳压器（low dropout，图11C）和Buck变换器（Buck converter）等。

图11A中的电压产生器包括一电荷泵71，其输出电压V_out大于输入电压V_in。一般说来，电荷泵71还含有一个或多个电容。图11B中的电压产生器包括一高频Boost变换器73，其输出电压V_out大于输入电压V_in。Boost变换器73还含有电感。该电感最好是一薄电感，以满足存储卡或固态硬盘对厚度的要求。图11C中的电压产生器包括一低压降稳压器75，其输出电压V_out小于输入电压V_in。一般说来，低压降稳压器75还含有一个或多个电容。

图12A－图12B分别表示地址/数据转换器49的两个组件：地址转换器43和数据转换器45。图12A表示一种地址转换器43。它将主机的逻辑地址54A转换成3D-M核心区域22的物理地址58A。地址转换器43含有一个处理器92和一存储器94。存储器94存储一地址映射表82、一故障块表84和一磨损管理表86。这些状态表82、84、86平时存储在只读存储器（ROM）中。在使用时被加载到随机存取存储器（RAM）中。这里，只读存储器可以一种非易失性存储器（NVM），如快闪存储器。对于一个支持多三维阵列芯片（如图3C中的30a、30b… 30w）的地址/数据转换器芯片40*来说，存储器94为所有三维阵列芯片30a、30b… 30w存储状态表82、84、86，它被所有三维阵列芯片30a、30b… 30w共享。

在存储器94的各种状态表82、84、86中，地址映射表82存储逻辑地址和物理地址之间的映射；故障块表84存储三维存储阵列中有故障的存储块之地址；磨损管理表86纪录每个存储块读/写的次数。这里，“存储块”是指存储器的分配单元，其大小可以从一个存储元到一个三维存储阵列中的所有存储元。

在读过程中，一旦处理器92接收到需要读出的存储块之逻辑地址54A，它从地址映射表82中获取相应的物理地址58A。在写过程中，一旦处理器92接收到需要写入的存储块之逻辑地址54A，它从地址映射表82、故障块表84和磨损管理表86中选择一未占用、无故障以及较少使用的存储块来写入数据。该被选存储块的地址即为物理地址。

图12B表示一种数据转换器45。它将主机的逻辑数据54D转换成三维存储阵列的物理数据58D，或者将三维存储阵列的物理数据58D转换成主机的逻辑数据54D。数据转换器45含有一错误检验校正（ECC）编码器96和一ECC解码器98。ECC编码器96将输入的逻辑数据54D转换成要存储到三维存储阵列的物理数据58D。ECC解码器98将从三维存储阵列中读出的物理数据58D转换成要被输出的逻辑数据54D。在该过程中，物理数据58D中的错误位被检验和校正。适合3D-M的ECC编码算法包括Reed-Solomon码、Golay码、BCH码、多维奇偶码和汉明码等。

应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。