改善核心器件和输入输出器件性能的方法与流程

本发明涉及半导体制作技术领域，特别涉及一种改善核心器件和输入输出器件性能的方法。

背景技术：

金属氧化物半导体(MOS，Metal-Oxide-Semiconductor)器件已称为集成电路中常用的半导体器件之一。所述MOS器件包括：P型金属氧化物半导体(PMOS，P-type MOS)器件、N型金属氧化物半导体(NMOS，N-type MOS)器件和互补型金属氧化物半导体(CMOS，Complementary MOS)器件。

金属氧化物半导体器件按照功能区分主要分为核心(Core)器件和输入输出(IO，Input and Output)器件。按照金属氧化物半导体器件的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，输入输出器件可分为输入输出NMOS器件和输入输出PMOS器件。

通常情况下，输入输出器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，输入输出器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。

然而，现有技术形成的半导体器件依然存在电学性能较差的问题。

技术实现要素：

本发明解决的问题是提供一种改善核心器件和输入输出器件性能的方法，提高栅极氧化层完整性。

为解决上述问题，本发明提供一种改善核心器件和输入输出器件性能的方法，包括：提供基底，所述基底包括核心器件区和输入输出器件区；在所述核心器件区和输入输出器件区的基底表面形成第一氧化层；在所述第一氧化层表面形成盖帽层；刻蚀去除位于所述核心器件区的盖帽层；在所述输入输出器件区的盖帽层表面以及核心器件区的基底上形成伪栅膜；图形化所述 伪栅膜形成伪栅层；在形成所述伪栅层之后，在所述基底上形成覆盖伪栅层侧壁表面的层间介质层；刻蚀去除所述伪栅层；去除所述输入输出器件区的盖帽层；在去除所述输入输出器件区的盖帽层之后，在所述核心器件区的基底表面形成第二氧化层，所述第二氧化层的厚度小于第一氧化层的厚度；在所述核心器件区的第二氧化层表面、以及输入输出器件区的第一氧化层表面形成高k栅介质层；在所述高k栅介质层表面形成栅电极层。

可选的，所述盖帽层的材料为氮化硅或氮氧化硅。

可选的，所述盖帽层的厚度为5埃至30埃。

可选的，所述第一氧化层的厚度为20埃至50埃；所述第二氧化层的厚度为6埃至12埃。

可选的，所述伪栅层的材料为多晶硅、非晶硅或无定形碳。

可选的，在去除所述输入输出器件区的盖帽层之前，还包括步骤：采用原位水汽生成氧化工艺，在所述核心器件区的基底表面形成表面修复层。

可选的，所述表面修复层的材料为氧化硅。

可选的，在去除所述输入输出器件区的盖帽层之前或同时，去除所述表面修复层。

可选的，在刻蚀去除所述核心器件区的盖帽层之后、形成所述伪栅膜之前，还包括步骤：刻蚀去除核心器件区的第一氧化层；接着，在所述核心器件区的基底表面形成第三氧化层，所述第三氧化层的厚度小于第一氧化层的厚度。

可选的，所述第三氧化层的厚度为8埃至20埃。

可选的，在刻蚀去除所述伪栅层之后、去除所述输入输出器件区的盖帽层之前，采用无掩膜刻蚀工艺刻蚀去除所述第三氧化层。

可选的，在刻蚀去除核心器件区的盖帽层之后，保留所述核心器件区的第一氧化层；在刻蚀去除所述伪栅层之后，去除所述核心器件区的第一氧化层。

可选的，在刻蚀去除所述伪栅层之后、刻蚀去除所述输入输出器件区的 盖帽层，采用无掩膜刻蚀工艺刻蚀去除所述核心器件区的第一氧化层。

可选的，所述第二氧化层的材料为化学氧化物。

可选的，所述第二氧化层包括热氧化层以及位于热氧化层表面的化学氧化层。

可选的，形成所述第二氧化层的工艺步骤包括：对所述核心器件区的基底进行化学浸润氧化处理，在所述核心器件区的基底表面形成化学氧化层；对所述核心器件区的基底以及化学氧化层进行热氧化处理，在所述核心器件区的基底与化学氧化层之间形成热氧化层。

可选的，在形成所述层间介质层之前，还包括步骤：在所述伪栅层两侧的基底内形成源漏区。

可选的，所述基底包括：衬底、以及位于衬底表面的分立的鳍部。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的改善核心器件和输入输出器件性能的方法的技术方案中，在核心器件区和输入输出器件区的基底表面形成第一氧化层，位于输入输出器件区的第一氧化层作为输入输出器件的栅介质层的一部分；接着在第一氧化层表面形成盖帽层；去除位于核心器件区的盖帽层，保留位于输入输出器件区的盖帽层，从而使得输入输出器件区的盖帽层为输入输出器件区的第一氧化层提供保护；在输入输出器件区的盖帽层表面以及核心器件区的基地上形成伪栅层以及层间介质层，所述层间介质层覆盖伪栅层侧壁表面；然后刻蚀去除所述伪栅层，在刻蚀去除所述伪栅层的过程中，所述盖帽层阻挡第一氧化层暴露在刻蚀伪栅层的刻蚀环境中，从而避免刻蚀伪栅层的工艺对第一氧化层造成刻蚀损伤，提高了输入输出器件区的栅极氧化层完整性；去除所述输入输出器件区的盖帽层，然后在核心器件区的基底表面形成第二氧化层，所述第二氧化层的厚度小于第一氧化层厚度，从而使得核心器件的栅介质层厚度小于输入输出器件的栅介质层厚度；在第二氧化层表面以及第一氧化层表面形成高k栅介质层，在所述高k栅介质层表面形成栅电极层。本发明提高了输入输出器件的栅极氧化层的性能，从而使得输入输出器件的栅极氧化层完整性高，改善输入输出器件的NBTI性能和PBTI性能，且形成的核心器 件中的第二氧化层也未经历刻蚀工艺，进而改善形成的核心器件和输入输出器件的电学性能。

进一步，去除所述输入输出器件区的盖帽层之前，还包括步骤：采用原位水汽生成氧化工艺，在所述核心器件区的基底表面形成表面修复层，改善核心器件区的鳍部质量。

进一步，在刻蚀去除所述核心器件区的盖帽层之后、形成所述伪栅膜之前，还包括步骤：刻蚀去除核心器件区的第一氧化层；接着，在所述核心器件区的基底表面形成第三氧化层，所述第三氧化层的厚度小于第一氧化层的厚度。由于第三氧化层的厚度较薄，后续刻蚀去除第三氧化层的刻蚀工艺时间较短，从而减小了刻蚀去除第三氧化层对层间介质层造成的刻蚀损伤。

更进一步，在刻蚀去除所述伪栅层之后、去除所述输入输出器件区的盖帽层之前，采用无掩膜刻蚀工艺刻蚀去除所述第三氧化层，从而减小了光罩数量，缩减了半导体生产成本，避免了光罩引入的不良影响。

附图说明

图1至图18为本发明实施例提供的核心器件和输入输出器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的电学性能较差。

经研究发现，由于核心器件和输入输出器件的工作电压不同，核心器件和输入输出器件的栅介质层的厚度不同，所述栅介质层包括氧化层以及位于氧化层表面的高k栅介质层。所述核心器件中的氧化层厚度小于输入输出器件中的氧化层厚度，从而使得核心器件和输入输出器件栅介质层的厚度不同。通常的，先形成输入输出器件的厚度较厚的氧化层，后形成核心器件的厚度较薄的氧化层。

然而，输入输出器件中厚度较厚的氧化层易受到后续工艺步骤中的刻蚀工艺造成的刻蚀损伤，特别是刻蚀去除伪栅的工艺易对输入输出器件中的氧化层造成损伤，进而导致形成的半导体器件中的输入输出器件的电学性能差， 例如，输入输出器件的栅极氧化层完整性(GOI，Gate Oxide Integrity)、负偏压-温度不稳定特性(NBTI，Negative Biase Temperature Instability)或正偏压-温度不稳定特性(PBTI，Positive Biase Temperature Instability)的性能差。

为解决上述问题，本发明提供一种改善核心器件和输入输出器件性能的方法，提供基底，所述基底包括核心器件区和输入输出器件区；在所述核心器件区和输入输出器件区的基底表面形成第一氧化层；在所述第一氧化层表面形成盖帽层；刻蚀去除位于所述核心器件区的盖帽层；在所述输入输出器件区的盖帽层表面以及核心器件区的基底上形成伪栅膜；图形化所述伪栅膜形成伪栅层；在形成所述伪栅层之后，在所述基底上形成覆盖伪栅层侧壁表面的层间介质层；刻蚀去除所述伪栅层；去除所述输入输出器件区的盖帽层；在去除所述盖帽层之后，在所述核心器件区的基底表面形成第二氧化层，所述第二氧化层的厚度小于第一氧化层的厚度；在所述核心器件区的第二氧化层表面、以及输入输出器件区的第一氧化层表面形成高k栅介质层；在所述高k栅介质层表面形成栅电极层。本发明避免了输入输出器件区的第一氧化层受到损伤，保证输入输出器件区的栅极氧化层完整性，改善了形成的核心器件和输入输出器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图18为本发明实施例提供的核心器件和输入输出器件形成过程的剖面结构示意图。

参考图1，提供基底。

所述基底包括核心器件区I和输入输出器件区II，其中，核心器件区I为后续形成核心器件提供工艺平台，输入输出器件区II为后续形成输入输出器件提供工艺平台，其中，输入输出器件为输入器件或输出器件中的一种或两种。本实施例中，所述核心器件区I与输入输出器件区II相邻，在其他实施例中，所述核心器件区还能够与输入输出器件区相隔。

本实施例中，以形成的半导体结构为鳍式场效应管为例，所述基底包括：衬底101、以及位于衬底101表面的鳍部102。

在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。

所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。

本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层103；以所述硬掩膜层103为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102。

在一个实施例中，形成所述硬掩膜层103的工艺步骤包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层103；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned Double Patterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。

本实施例中，在形成所述鳍部102之后，保留位于鳍部102顶部表面的硬掩膜层103。所述硬掩膜层103的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层103顶部表面能够作为平坦化工艺的停止位置，起到保护鳍部102顶部的作用。

本实施例中，所述鳍部102的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部的侧壁还能够与衬底表面相垂直，即鳍部的顶部尺寸等于底部尺寸。

参考图2，对所述鳍部102表面进行氧化处理，在所述鳍部102表面形成线性氧化层104。

由于鳍部102为通过刻蚀初始衬底后形成，所述鳍部102通常具有凸出的棱角且表面具有缺陷。本实施例对鳍部102进行氧化处理形成线性氧化层104，在氧化处理过程中，由于鳍部102凸出的棱角部分的比表面积更大，更容易被氧化，后续去除所述线性氧化层104之后，不仅鳍部102表面的缺陷层被去除，且凸出棱角部分也被去除，使鳍部102的表面光滑，晶格质量得到改善，避免鳍部102尖端放电问题。并且，形成的线性氧化层104还有利于提高后续形成的隔离层与鳍部102之间的界面性能。

所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。所述氧化处理还会对衬底101表面进行氧化，使得形成的线性氧化层104还位于衬底101表面。

本实施例中，采用ISSG(原位水汽生成，In-situ Stream Generation)氧化工艺对鳍部102进行氧化处理，形成所述线性氧化层104，由于鳍部102的材料为硅，相应形成的线性氧化层104的材料为氧化硅。

参考图3，在所述线性氧化层104表面形成隔离膜105，所述隔离膜105顶部与硬掩膜层103顶部齐平。

所述隔离膜105为后续形成隔离层提供工艺基础；所述隔离膜105的材料为绝缘材料，例如为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离膜105的材料为氧化硅。

为了提高形成隔离膜105工艺的填孔(gap-filling)能力，采用流动性化学气相沉积(FCVD，Flowable CVD)或高纵宽比化学气相沉积工艺(HARP CVD)，形成所述隔离膜105。

在一个具体实施例中，形成所述隔离膜105的工艺步骤包括：在所述线性氧化层104表面形成隔离膜105，所述隔离膜105顶部高于硬掩膜层103顶部；研磨去除高于硬掩膜层103顶部的隔离膜105。

参考图4，去除部分厚度的隔离膜105(参考图3)形成隔离层115，所述隔离层115位于衬底101表面且覆盖鳍部102部分侧壁表面，所述隔离层115顶部低于鳍部102顶部。

所述隔离层115的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所 述隔离层115的材料为氧化硅。

在去除部分厚度的隔离膜105过程中，还刻蚀去除部分厚度的线性氧化层104，使得剩余线性氧化层104顶部与隔离层115顶部齐平。在一个实施例中，采用干法刻蚀工艺，刻蚀去除部分厚度的隔离膜105。在另一实施例中，采用湿法刻蚀工艺，刻蚀去除部分厚度的隔离膜105。

还包括步骤：刻蚀去除所述硬掩膜层103(参考图3)。

参考图5，在所述核心器件区I和输入输出器件区II的基底表面形成第一氧化层106。

本实施例中，所述第一氧化层106位于核心器件区I和输入输出器件区II的鳍部102表面，其中，位于输入输出器件区II的第一氧化层106后续作为输入输出器件的栅介质层的一部分。

所述第一氧化层106的材料为氧化硅或氮氧化硅。本实施例中，所述第一氧化层106的材料为氧化硅，所述第一氧化层106的厚度为20埃至50埃。

采用沉积工艺或氧化工艺形成所述第一氧化层106，其中，沉积工艺为化学气相沉积、物理气相沉积或原子层沉积工艺，氧化工艺为干氧氧化、水汽氧化和湿氧氧化。

本实施例中，采用原位水汽生成氧化工艺形成所述第一氧化层106，使得形成的第一氧化层106与鳍部102之间接触紧密，所述第一氧化层106与鳍部102之间的界面性能好。

在一个具体实施例中，采用原位水汽生成氧化工艺形成第一氧化层106的工艺参数包括：反应气体包括O₂、H₂和H₂O，其中，O₂流量为0.1slm至20slm，H₂流量为0.1slm至20slm，H₂O流量为0.1slm至50slm，反应腔室温度为650度至1000度，反应腔室压强为0.1托至760托，反应时长为5秒至10分。

参考图6，在所述第一氧化层106表面形成盖帽层107。

所述盖帽层107的材料与第一氧化层106的材料不同，所述盖帽层107的材料与后续形成的伪栅层材料也不相同，从而使得后续刻蚀去除伪栅层的 工艺不会对盖帽层107造成刻蚀。所述盖帽层107的材料为氮化硅或氮氧化硅。本实施例中，所述盖帽层107的材料为氮化硅。

在后续的工艺步骤中，位于输入输出器件区II的盖帽层107起到保护输入输出器件区II第一氧化层106的作用，为了使盖帽层107起到较强的保护作用，所述盖帽层107的厚度不宜过薄；并且，后续还会刻蚀去除所述输入输出器件区II的盖帽层107，因此所述盖帽层107的厚度也不宜过厚，否则后续刻蚀去除盖帽层107所需的工艺时间较长，既不利于提高半导体生产效率也有可能对半导体器件造成不良影响。为此，本实施例中，所述盖帽层107的厚度为5埃至30埃。

采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述盖帽层107。本实施例中，采用原子层沉积工艺形成所述盖帽层107，使得形成的盖帽层107具有较高的台阶覆盖(step-coverage)性，输入输出器件区II中鳍部102与隔离层115之间拐角附近的第一氧化层106完全被盖帽层107覆盖，从而避免所述拐角附近的第一氧化层106暴露在外界环境中或者被保护的程度不足；并且，采用原子层沉积工艺形成的盖帽层107的厚度均匀性好，使得输入输出器件区II的鳍部102各区域均被很好的保护。

参考图7，在所述输入输出器件区II的盖帽层107表面形成第一图形层108。

所述第一图形层108为后续刻蚀去除核心器件区I的盖帽层107的掩膜。由于第一图形层108与输入输出器件区II的第一氧化层106之间被盖帽层107阻挡，从而使得形成第一图形层108的工艺不会对输入输出器件区II的第一氧化层106造成不良影响。

本实施例中，所述第一图形层108的材料为光刻胶，形成所述第一图形层108的工艺步骤包括：在所述盖帽层107表面涂覆光刻胶膜，所述光刻胶膜顶部高于鳍部102顶部；对所述光刻胶膜进行曝光处理；接着，对曝光处理后的光刻胶膜进行显影处理，去除位于核心器件区I的光刻胶膜，形成所述第一图形层108。

在其他实施例中，所述第一图形层还能够包括底部抗反射涂层和位于底 部抗反射涂层表面的光刻胶层。

继续参考图7，以所述第一图形层108为掩膜，刻蚀去除核心器件区I的盖帽层107。

本实施例中，采用干法刻蚀工艺，刻蚀去除核心器件区I的盖帽层107，所述干法刻蚀工艺的刻蚀气体包括CHF₃、CF₄和O₂。

在刻蚀去除核心器件区I的盖帽层107之后，去除所述第一图形层108。本实施例中，采用湿法去胶或灰化工艺去除所述第一图形层108。

本实施例中，还刻蚀去除位于核心器件区I的第一氧化层106，暴露出核心器件区I的基底表面。

参考图8，在所述核心器件区I的基底表面形成第三氧化层109。

本实施例中，所述第三氧化层109位于核心器件区I的鳍部102表面。

所述第三氧化层109的材料与后续形成的伪栅层的材料不同，从而使得后续刻蚀伪栅层的工艺对伪栅层和第三氧化层109具有较高的刻蚀选择比，所述第三氧化层109起到刻蚀缓冲的作用，对核心器件区I的鳍部102起到保护作用，避免后续刻蚀去除伪栅层的工艺对核心器件区I的鳍部102造成刻蚀损伤。

所述第三氧化层109的材料与盖帽层107的材料也不同。本实施例中，所述第三氧化层109的材料为氧化硅。

由于后续会去除所述第三氧化层109，为了使得去除第三氧化层109的工艺对后续形成的层间介质层的影响小，所述第三氧化层109的厚度较薄，所述第三氧化层109的厚度小于第一氧化层106的厚度。本实施例中，所述第三氧化层109的厚度为8埃至20埃。

采用沉积工艺或氧化工艺，形成所述第三氧化层109。本实施例中，采用热氧化工艺形成所述第三氧化层109。在其他实施例中，采用沉积工艺形成所述第三氧化层时，则所述第三氧化层还位于盖帽层表面。

在其他实施例中，在前述刻蚀去除核心器件区的盖帽层之后保留核心器件区的第一氧化层，则在后续形成伪栅膜之前无需在核心器件区形成第三氧 化层，后续形成的伪栅膜位于核心器件区的第一氧化层表面。

参考图9，在所述输入输出器件区II的盖帽层107表面以及核心器件区I的基底上形成伪栅膜110。

本实施例中，所述伪栅膜110位于输入输出器件区II的盖帽层107表面、核心器件区I的第三氧化层109表面、以及核心器件区I的隔离层115表面。

所述伪栅膜110为后续形成伪栅层提供工艺基础。所述伪栅膜110的材料为多晶硅、非晶硅或无定形碳；采用化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺形成所述伪栅膜110。

本实施例中，所述伪栅膜110的材料为多晶硅，采用化学气相沉积工艺形成所述伪栅膜110，还对形成的伪栅膜110进行平坦化处理。

继续参考图9，在所述伪栅膜110表面形成第二图形层111。

所述第二图形层111定义出待形成的栅极结构的位置和尺寸。所述第二图形层111的材料为氮化硅、碳氮化硅、氮化钽或氮化钛。

所述第二图形层111的材料与盖帽层107的材料不同，防止后续去除第二图形层111的工艺对盖帽层107造成刻蚀，使得在后续去除第二图形层111之后输入输出器件区II的盖帽层107仍被保留，因此后续能够采用无掩膜刻蚀工艺刻蚀去除核心器件区I的第三氧化层109，减少了使用的光罩的数量。

本实施例中，所述第二图形层111的材料为氮化钛。在其他实施例中，所述第二图形层的材料还能够为光刻胶材料。

参考图10，以所述第二图形层111为掩膜，图形化所述伪栅膜110(参考图9)形成伪栅层112。

所述伪栅层112替后续形成的栅极结构占据空间位置。

本实施例中，以所述第二图形层111为掩膜，采用干法刻蚀工艺刻蚀所述伪栅膜110。在其他实施例中，图形化伪栅膜形成所述伪栅层之后，还刻蚀去除被所述伪栅层暴露出的盖帽层。

作为一个具体实施例，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：刻蚀气体为HBr、O₂、Cl₂和He，刻蚀反应腔室压 强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O₂流量为2sccm至20sccm，Cl₂流量为10sccm至300sccm，He流量为50sccm至500sccm。

接着，去除所述第二图形层111。

在形成所述伪栅层112之后，还包括步骤：在所述伪栅层112两侧的基底内形成源漏区。本实施例中，在所述伪栅层112两侧的鳍部102内形成源漏区。所述源漏区的掺杂离子为N型离子或P型离子，其中，N型离子为P、As或Sb，P型离子为B、Ga或In。

需要说明的是，本实施例中，形成的核心器件和输入输出器件在后续共用栅电极层，即，所述核心器件区I和输入输出器件区II的伪栅层112为相邻接的。在其他实施例中，形成的核心器件和输入输出器件分别采用不同的栅电极层时，核心器件区和输入输出器件区的伪栅层为相隔的，也就是说，核心器件区和输入输出器件区的伪栅层为相互独立的。

参考图11，在所述基底上形成覆盖伪栅层112侧壁表面的层间介质层113。

所述层间介质层113顶部与伪栅层112顶部齐平。所述层间介质层113的材料为氧化硅或氮氧化硅；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述层间介质层113。

本实施例中，采用化学气相沉积工艺形成所述层间介质层113，所述层间介质层113的材料为氧化硅。形成所述层间介质层113的工艺步骤包括：在所述隔离层115表面、盖帽层107表面、以及伪栅层112侧壁表面形成层间介质膜，所述层间介质膜还覆盖伪栅层112顶部表面；研磨去除高于所述伪栅层112顶部表面的层间介质膜，形成所述层间介质层113。

参考图12，去除所述伪栅层112(参考图11)。

本实施例中，采用干法刻蚀工艺刻蚀去除所述伪栅层112，所述干法刻蚀工艺包括反应离子刻蚀工艺或等离子体刻蚀工艺。

在刻蚀去除所述伪栅层112的工艺过程中，核心器件区I的第三氧化层109保护核心器件区I的鳍部102，避免核心器件区I的鳍部102暴露在刻蚀 环境中；并且，输入输出器件区II的第一氧化层106被盖帽层107保护，避免刻蚀去除伪栅层112的工艺对第一氧化层106造成刻蚀损伤，使得所述第一氧化层106保持较高的性能，从而提高输入输出器件的栅介质层完整性。

参考图13，采用无掩膜刻蚀工艺，刻蚀去除位于核心器件区I的第三氧化层109(参考图12)。

所述无掩膜刻蚀工艺为干法刻蚀工艺或湿法刻蚀工艺。在一个实施例中，所述无掩膜刻蚀工艺为湿法刻蚀，湿法刻蚀采用的刻蚀液体为氢氟酸溶液。

通常，为了提高层间介质层113的致密度，会在形成所述层间介质层113之后对其进行退火处理。然而，由于在形成所述层间介质层113之前，所述层间介质层113下方的基底内形成有源漏区，为保证所述退火处理过程中源漏区内的掺杂离子不会发生浓度再分布，所述退火处理的退火温度较低。而第三氧化层109的材料性质与层间介质层113的材料性质接近，因此刻蚀去除第三氧化层109的刻蚀工艺也会对层间介质层113进行刻蚀。

本实施例中，由于第三氧化层109的厚度小于第一氧化层106的厚度，所述第三氧化层109的厚度较薄，因此采用无掩膜刻蚀工艺刻蚀去除第三氧化层109所需的刻蚀时间较短，从而减小所述无掩膜刻蚀工艺对层间介质层113造成的刻蚀损失，使得所述层间介质层113保持良好的形貌。

在其他实施例中，前述在刻蚀去除核心器件区的盖帽层后保留核心器件区的第一氧化层时，则在去除伪栅层之后采用无掩膜刻蚀工艺刻蚀去除所述核心器件区的第一氧化层。

在其他实施例中，前述在刻蚀去除核心器件区的盖帽层之后保留核心器件区的第一氧化层，则在去除伪栅层之后，采用无掩膜刻蚀工艺，刻蚀去除核心器件区的第一氧化层。

参考图14，在所述核心器件区I的基底上形成表面修复层114。

本实施例中，在所述核心器件区I的鳍部102表面形成表面修复层114。所述表面修复层114有利于进一步改善核心器件区I的鳍部102表面性能，进一步修复核心器件区I鳍部102表面受到的晶格损伤，去除核心器件区I鳍部102表面缺陷。

采用原位水汽生成氧化工艺，在所述核心器件区I的鳍部102表面形成所述表面修复层114。所述表面修复层114的材料为氧化硅。

参考图15，去除所述表面修复层114(参考图14)。

采用湿法刻蚀工艺或SiCoNi刻蚀系统，刻蚀去除所述表面修复层114。

在去除所述表面修复层114之后，核心器件区I的鳍部102表面的缺陷层被去除，且核心器件区I的鳍部102中凸出棱角部分也被去除，使所述鳍部102表面光滑、晶格质量改善，避免鳍部102顶角尖端放电问题。

在去除所述表面修复层114的过程中，所述盖帽层107避免第一氧化层106暴露在刻蚀环境中，使得第一氧化层106保持良好的性能。

接着，去除所述输入输出器件区II的盖帽层107(参考图14)。

采用湿法刻蚀工艺刻蚀去除所述盖帽层107，且所述湿法刻蚀工艺对盖帽层107的刻蚀速率大于对第一氧化层106的刻蚀速率，使得湿法刻蚀工艺第一氧化层106的刻蚀速率很小甚至忽略不计。本实施例中，所述湿法刻蚀工艺的刻蚀液体为磷酸溶液，其中，磷酸的质量百分比为65％至85％，溶液温度为80摄氏度至200摄氏度。

需要说明的是，本实施例中在去除输入输出器件区II的盖帽层107之前，去除表面修复层。在其他实施例中，还能够在去除输入输出器件区的盖帽层的同时，去除所述表面修复层。

参考图16，在所述核心器件区I的基底上形成第二氧化层116，所述第二氧化层116的厚度小于第一氧化层106的厚度。

本实施例中，所述第二氧化层116位于核心器件区I的基底表面，所述第二氧化层116覆盖核心器件区I的鳍部102顶部表面和侧壁表面。

所述第二氧化层116的材料为氧化硅，所述第二氧化层116的厚度为6埃至12埃。

本实施例中，所述第二氧化层116的材料为化学氧化物(chemical oxide)。采用化学浸润(chemical dip)的方法形成所述第二氧化层116，采用化学浸润氧化生长的氧化硅容易与后续形成的高k栅介质层材料之间形成Hf-Si-O的混 合结构，从而改善第二氧化层116与高k栅介质层之间的界面状态，并且能够提高后续生长的高k栅介质层的性质

在一个实施例中，形成所述第二氧化层116的方法包括：采用硫酸和双氧水的混合溶液对所述鳍部102进行浸润处理，浸润处理的反应温度为120摄氏度至180摄氏度，硫酸和双氧水的体积比为1:1至5:1。

在另一实施例中，形成所述第二氧化层116的方法包括：采用氨水和双氧水的混合溶液对所述鳍部102进行浸润处理，浸润处理的反应温度为25摄氏度至45摄氏度，氨水和双氧水的体积比为1:4至1:25。

在其他实施例中，所述第二氧化层还能够为热氧化层以及位于热氧化层表面的化学氧化层，其中，热氧化层的材料为热氧化物，化学氧化层的材料为化学氧化物，所述热氧化层有利于提高化学氧化层与基底之间的界面性能。形成所述第二氧化层的工艺步骤包括：对所述核心器件区的基底进行化学浸润氧化处理，在所述核心器件区的基底表面形成化学氧化层；对所述核心器件区的基底以及化学氧化层进行热氧化处理，在所述核心器件区的基底与化学氧化层之间形成热氧化层。

参考图17，在所述第二氧化层116表面以及第一氧化层106表面形成高k栅介质层117。

本实施例中，所述高k栅介质层117还位于层间介质层113顶部表面和侧壁表面、以及隔离层115表面。

所述高k栅介质层117的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质层117的材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述高k栅介质层117。本实施例中，所述高k栅介质层117的材料为HfO₂，所述高k栅介质层117的厚度为5埃至15埃，采用原子层沉积工艺形成所述高k栅介质层117。

本实施例中，核心器件区I具有第一栅介质层，输入输出器件区II具有 第二栅介质层，其中，第一栅介质层包括第二氧化层116以及位于第二氧化层116表面的高k栅介质层117，第二栅介质层包括第一氧化层106以及位于第一氧化层106表面的高k栅介质层117。因此，所述第一栅介质层的厚度小于第二栅介质层的厚度，从而满足核心器件和输入输出器件对栅介质层厚度的不同需求。

由于前述刻蚀过程中，所述第一氧化层106表面被盖帽层107(参考图14)覆盖，所述盖帽层107起到保护第一氧化层106的作用，使得第一氧化层106保持较高性能，提供输入输出器件的栅极氧化层完整性，改善输入输出器件的NBTI性能和PBTI性能。并且，由于所述盖帽层107的阻挡作用，使得去除核心器件区I的第三氧化层的工艺不需要掩膜，从而节约了光罩数量，相应的也避免了光罩引入的不良影响，从而进一步改善形成的半导体器件的电学性能，使得核心器件和输入输出器件的性能均得到改善。

参考图18，在所述高k栅介质层117表面形成栅电极层118，所述栅电极层118顶部与层间介质层113顶部齐平。

形成所述栅电极层118的工艺步骤包括：在所述高k栅介质层117表面形成栅电极膜，所述栅电极膜顶部高于层间介质层113顶部；研磨去除高于层间介质层113顶部的栅电极膜，形成所述栅电极层118。本实施例中，还研磨去除高于层间介质层113顶部的高k栅介质层117。

所述栅电极层118为单层结构或叠层结构。本实施例中，所述栅电极层118包括：位于高k栅介质层117表面的功函数层以及位于功函数层表面的电极层，其中，所述电极层的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W。

形成的半导体器件为NMOS器件时，所述功函数层的材料为N型功函数材料，包括TiAl、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种；形成的半导体器件为PMOS器件时，所述功函数层的材料为P型功函数材料，包括Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。

在其他实施例中，所述栅电极层还能够为单层结构，栅电极层的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员， 在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。