半导体器件结构及其形成方法与流程

本发明的实施例涉及半导体领域，更具体地涉及半导体器件结构及其形成方法。

背景技术：

在诸如个人电脑、手机、数码相机、和其它电子设备的各种电子应用中使用半导体器件。半导体器件通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层、和半导体层、并且使用光刻图案化各种材料层以形成电路组件和元件制造。

提高半导体器件性能的重要驱动因素之一是电路的更高水平的集成。这是通过小型化或缩小给定的芯片上的器件尺寸实现的。容差在能够缩小芯片的尺寸方面起着重要的作用。

然而，尽管形成半导体器件的现有的制造工艺一般都足够用于其预期目的，但是随着器件不断按比例缩小，它们没有在所有方面都完全令人满意。

技术实现要素：

本发明的实施例提供一种半导体器件结构，包括：衬底，所述衬底具有第一源极区域、第二源极区域、第一漏极区域和第二漏极区；第一栅极结构，所述第一栅极结构位于所述衬底上方并且介于所述第一源极区域和所述第一漏极区域之间；以及第二栅极结构，所述第二栅极结构位于所述衬底上方并且介于所述第二源极区域和所述第二漏极区域之间，其中，所述第一栅极结构的第一厚度大于所述第二栅极结构的第二厚度，并且所述第一栅极结构的第一栅极宽度小于所述第二栅极结构的第二栅极宽度。

本发明的实施例还提供一种半导体器件结构，包括：衬底，所述衬底具有第一源极区域、第二源极区域、第一漏极区域和第二漏极区域；第一栅极堆叠件，所述第一栅极堆叠件位于所述衬底上方并且介于所述第一源极区域和所述第一漏极区域之间；第二栅极堆叠件，所述第二栅极堆叠件位于所述衬底上方并且介于所述第二源极区域和所述第二漏极区域之间，其中，所述第一栅极堆叠件的第一栅极宽度小于所述第二栅极堆叠件的第二栅极宽度；第一间隔件，所述第一间隔件围绕所述第一栅极堆叠件；以及第二间隔件，所述第二间隔件围绕所述第二栅极堆叠件，其中，所述第一间隔件的第一厚度大于所述第二间隔件的第二厚度。

本发明的实施例还提供一种用于形成半导体器件结构的方法，包括：在衬底上方形成导电层，其中，所述导电层具有第一厚部和比所述第一厚部薄的第一薄部；在所述导电层上方形成第一掩模层，其中，所述第一掩模层具有第一带状部和第二带状部，所述第二带状部比所述第一带状部宽，所述第一带状部位于所述第一厚部上方，并且所述第二带状部位于所述第一薄部上方；以及实施第一各向异性蚀刻工艺以去除由所述第一掩模层暴露的所述导电层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的实施例。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1J是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的俯视图。

图1A-1至图1J-1是根据一些实施例的示出了分别沿着图1A至图1J中的截面线Ⅰ-Ⅰ’的半导体器件结构的截面图。

图1C-2至图1D-2是根据一些实施例的示出了分别沿着图1C至图1D中的截面线Ⅱ-Ⅱ’的半导体器件结构的截面图。

图1C-3至图1D-3是根据一些实施例的示出了分别沿着图1C至图1D中的截面线Ⅲ-Ⅲ’的半导体器件结构的截面图。

图2A是根据一些实施例的图1B的半导体器件结构的透视图。

图2B是根据一些实施例的图1I的半导体器件结构的透视图。

图2C是根据一些实施例的图1J的半导体器件结构的透视图。

图3A至图3H是根据一些实施例的形成半导体器件结构的工艺的各个阶段的俯视图。

图3A-1至图3H-1是根据一些实施例的示出了分别沿着图3A至图3H中的截面线Ⅰ-Ⅰ’的半导体器件结构的截面图。

具体实施方式

下列公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下文描述组件和布置的具体实例以简化本公开。当然，这些仅为实例并且不旨在限制本发明。例如，下列描述中，第二部件上方或上形成第一部件可包括其中第一和第二部件直接接触形成的实施例，并且还可包括在第一和第二部件之间可形成附加的部件，使得第一和第二部件可以不直接接触的实施例。此外，本公开在各个实施例中可重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且本身并不指示所讨论的各个实施例和/或配置之间的关系。

此外，为便于描述，本文中使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间相对术语以用于描述附图中示出的一个元件或部件与另一元件或部件的关系。除附图中描述的方位之外，空间相对术语旨在包括器件在使用中或运行中的不同方位。装置可以其他方式定向(旋转90度或在其他方位上)，本文使用的空间相对描述符可同样地作相应解释。应该理解，可以在方法之前、期间和之后提供附加的操作，对于该方法的其他的实施例，可以替代或消除描述的一些操作。

图1A至图1J是根据一些实施例的用于形成半导体器件结构100的工艺的各个阶段的俯视图。图1A-1至1J-1是根据一些实施例的示出了分别沿着图1A至图1J中截面线Ⅰ-Ⅰ’的半导体器件结构100的截面图。图1C-2至1D-2是根据一些实施例的示出了分别沿着图1C至图1D中截面线Ⅱ-Ⅱ’的半导体器件结构100的的截面图。图1C-3至1D-3是根据一些实施例的示出了分别沿着图1C至图1D中的截面线Ⅲ-Ⅲ’的半导体器件结构100的截面图。

如图1A和图1A-1所示，根据一些实施例，提供了衬底110。衬底110可以是诸如硅晶圆的半导体晶圆。可选地或附加地，衬底110可以包括元素半导体材料、化合物半导体材料、和/或合金半导体材料。

元素半导体材料的实例可以是，但不限于，晶体硅、多晶硅、非晶硅、锗、和/或金刚石。化合物半导体材料的实例可以是，但不限于，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟。合金半导体材料的实例可以是，但不限于，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP。

如图1A所示，根据一些实施例，在半导体衬底110中形成的隔离结构120。根据一些实施例，隔离结构120围绕半导体衬底110的有源区域111、112、113、114、115、和116。根据一些实施例，隔离结构120配置为限定并且电隔离半导体衬底110中形成的各种器件元件(未示出)。

器件元件的实例可以包括，但不限于，晶体管、二极管、和/或其他适用的元件。晶体管的实例可以包括，但不限于，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高电压晶体管、高频晶体管、p-沟道和/或n-沟道场效应晶体管(PFETs/NFETs)等。实施诸如沉积、蚀刻、注入、光刻、退火、和/或其他适用的工艺的各个工艺以形成器件元件。

图2A是根据一些实施例的图1B的半导体器件结构100的透视图。如图1B、图1B-1和图2A所示，在半导体衬底110上方形成栅极介电层130以覆盖有源区域111、112、113、114、115、和116(如图1A所示)。栅极介电层130由氧化硅、氮氧化硅、它们的组合、或其他合适的材料制成。

根据一些实施例，在一些实施例中，栅极介电层130包括高介电常数材料(高-k材料)。根据一些实施例，高-k材料包括金属氧化物、金属氮化物、金属硅酸盐、过渡金属-氧化物、过渡金属-氮化物、过渡金属-硅酸盐、金属的氮氧化物、氧化铝、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其它合适的材料，或它们的组合。

根据一些实施例，高-k材料包括氧化铪(HfO₂)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、或它们的组合。使用化学汽相沉积工艺或其它合适的工艺形成栅极介电层130。

如图1B、图1B-1、和图2A所示，根据一些实施例，在栅极介电层130上方形成导电层140。根据一些实施例，导电层140具有厚部142和薄部144。根据一些实施例，薄部144比厚部142薄。

根据一些实施例，厚部142具有厚度T1。根据一些实施例，薄部144具有厚度T2。根据一些实施例，厚度T1大于厚度T2。根据一些实施例，厚度T1和厚度T2之间的差值的范围从约1nm至约3nm。

根据一些实施例，导电层140包括多晶硅材料、金属材料、或其它合适的导电材料。根据一些实施例，使用化学汽相沉积工艺(或物理汽相沉积工艺)、光刻工艺、和蚀刻工艺形成导电层140。根据一些实施例，厚部142和薄部144之间的边界由图1B中的虚线D示出。

如图1B、图1B-1、和图2A所示，根据一些实施例，在导电层140上方形成掩模层150。根据一些实施例，掩模层150也称作掩模材料层。根据一些实施例，掩模层150包括氧化硅、氮化硅(例如，Si₃N₄)、SiON、SiC、SiOC、或它们的组合。根据一些实施例，使用化学汽相沉积(CVD)工艺、物理汽相沉积(PVD)工艺、原子层沉积(ALD)工艺、旋涂工艺、或其他合适的工艺形成掩模层150。根据一些实施例，掩模层150共形覆盖导电层140。

如图1C、图1C-1、图1C-2、和图1C-3所示，根据一些实施例，去除掩模层150的一部分。根据一些实施例，去除工艺包括光刻工艺和蚀刻工艺。根据一些实施例，去除工艺之后，在掩模层150中形成沟槽151、152、153、154、和155。根据一些实施例，沟槽151、152、和155暴露厚部142的一部分。根据一些实施例，沟槽153和154暴露薄部144的一部分。

在一些实施例中，沟槽151和152之间(或沟槽152和155之间)的距离D1小于沟槽153和154之间的距离D2。在一些实施例中，厚部142上方的掩模层150的沟槽密度大于薄部144上方的掩模层150的沟槽密度。

根据一些实施例，厚部142上方的掩模层150的沟槽密度是沟槽151、152和155的面积与厚部142的面积的比率。根据一些实施例，薄部144上方的掩模层150的沟槽密度是沟槽153和154的面积与薄部144的面积的比率。

如图1D、图1D-1、图1D-2、和图1D-3所示，根据一些实施例，在掩模层150和导电层140上方形成掩模层160。在一些实施例中，掩模层160的一部分填充到沟槽151、152、153、154、和155内。掩模层160包括聚合物材料或其它合适的材料。通过涂敷工艺、CVD工艺、或者其它合适的工艺形成掩模层160。

厚部142上方的掩模层150的沟槽密度大于薄部144上方的掩模层150的沟槽密度。因此，在导电层140的相同面积上，厚部142上方的沟槽(即151、152、和155)可以容纳的掩模层160多于薄部144上方的沟槽(即153和154)容纳的掩模层160。

结果，根据一些实施例，厚部142上方的掩模层160比薄部144上方的掩模层160更薄。因此，根据一些实施例，掩模层160具有薄部162和厚部164。根据一些实施例，薄部162比厚部164更薄。根据一些实施例，薄部162位于厚部142上方。根据一些实施例，厚部164位于薄部144上方。

根据一些实施例，薄部162具有厚度T3。根据一些实施例，厚部164具有厚度T4。根据一些实施例，厚度T3小于厚度T4。在一些实施例中，厚度T4和厚度T3之间的差值的范围是从约1nm至约3nm。

如图1D、图1D-1、图1D-2、和图1D-3所示，根据一些实施例，在掩模层160上方形成中间层170。在一些实施例中，中间层170由含硅材料(例如，含硅的聚合物材料)的制成。在一些实施例中，掩模层150和160以及中间层170由不同材料制成的。通过涂覆工艺、CVD工艺、或者其它合适的工艺形成中间层170。

如图1D、图1D-1、图1D-2、和图1D-3所示，根据一些实施例，在中间层170上方形成光刻胶层180。根据一些实施例，光刻胶层180由光刻胶材料制成。例如，通过涂覆工艺形成光刻胶层180。

如图1E和1E-1所示，根据一些实施例，去除光刻胶层180的一部分。根据一些实施例，去除工艺包括光刻工艺。根据一些实施例，去除工艺后，在光刻胶层180中形成彼此隔离的沟槽181、182、183、184、和185。

根据一些实施例，光刻胶层180具有通过沟槽182、183、和184彼此隔离的带状部186、187、188、和189。根据一些实施例，带状部186、187、188、和189具有相同的宽度W1。根据一些实施例，带状部186和187均与沟槽151、152、和155之间的掩模层150重叠。根据一些实施例，带状部188和189均与沟槽153和154之间的掩模层150重叠。

如图1E和图1E-1所示，根据一些实施例，去除由沟槽181、182、183、184、和185暴露的掩模层160和中间层170。根据一些实施例，去除工艺包括蚀刻工艺。根据一些实施例，蚀刻工艺包括诸如干式蚀刻工艺的各向异性蚀刻工艺。

如图1E和图1E-1所示，在去除工艺期间，当蚀刻穿过薄部162时，尚未蚀刻穿过厚部164。根据一些实施例，薄部162在带状部186和187下面分别具有带状部162a和162b。根据一些实施例，中间层170在带状部186、187、188、和189下方分别具有带状部172、174、176、和178。

根据一些实施例，由于蚀刻穿过薄部162而未蚀刻穿过厚部164，所以蚀刻剂以比蚀刻厚部164的侧壁S2更高的速率蚀刻带状部162a和162b的侧壁S1。类似地，根据一些实施例，蚀刻剂以比蚀刻带状部176、178、188、和189的侧壁更高的速率蚀刻带状部172、174、186、和187的侧壁。

因此，如图1F和图1F-1所示，根据一些实施例，去除工艺之后，带状部162a、162b、172、174、186、和187变窄，并且蚀刻穿过厚部164。根据一些实施例，厚部164具有带状部164a和164b。根据一些实施例，带状部162a或162b比带状部164a或164b更薄、更窄。

根据一些实施例，带状部162a或162b具有宽度W2。根据一些实施例，带状部164a或164b具有宽度W3。根据一些实施例，宽度W2小于宽度W3或W1。根据一些实施例，宽度W3基本等于或接近宽度W1。

如图1F、图1F-1、图1G和图1G-1所示，根据一些实施例，去除掩模层150的被掩模层160和170以及光刻胶层180暴露的部分。根据一些实施例，去除工艺包括使用掩模层160和170以及光刻胶层180作为刻蚀掩模实施蚀刻工艺。根据一些实施例，蚀刻工艺包括诸如干式蚀刻工艺的各向异性蚀刻工艺。根据一些实施例，蚀刻工艺之后，掩模层150具有彼此隔离的带状部156a、156b、156c、156d、156e、156f。

根据一些实施例，带状部156e或156f比带状部156a、156b、156c、或156d更宽。根据一些实施例，带状部156a、156b、156c、或156d具有宽度W4。根据一些实施例，带状部156e或156f具有宽度W5。根据一些实施例，宽度W4小于宽度W5。

如图1H和图1H-1所示，根据一些实施例，去除由掩模层150暴露的导电层140。根据一些实施例，去除工艺包括蚀刻工艺。根据一些实施例，蚀刻工艺包括各向异性蚀刻工艺。根据一些实施例，各向异性蚀刻工艺包括干式蚀刻工艺。

如图1H和图1H-1所示，根据一些实施例，在蚀刻工艺期间，当蚀刻穿过薄部144，尚未蚀刻穿过厚部142。根据一些实施例，薄部144在带状部156e和156f下分别具有栅极结构144a和144b。

根据一些实施例，由于蚀刻穿过薄部144而未蚀刻穿过厚部142，所以蚀刻剂以比蚀刻厚部142的侧壁S4更高的速率蚀刻栅极结构144a和144b的侧壁S3。类似地，根据一些实施例，蚀刻剂以比蚀刻带状部156a、156b、156c、和156d的侧壁更高的速率蚀刻带状部156e和156f的侧壁。

图2B是根据一些实施例的图1I的半导体器件结构100的透视图。如图1I、图1I-1、和图2B所示，根据一些实施例，蚀刻工艺之后，栅极结构144a和144b以及带状部156e和156f变窄，并且蚀刻穿过厚部142。根据一些实施例，厚部142具有栅极结构142a、142b、142c、和142d。根据一些实施例，每个栅极结构142a、142b、142c、或142d均具有栅极长度GL1和栅极宽度GW1。

根据一些实施例，每个栅极结构144a或144b均具有栅极长度GL2和栅极宽度GW2。根据一些实施例，栅极长度GL1基本等于或接近栅极长度GL2。在一些实施例中，栅极长度GL1和GL2之间的差值与栅极长度GL1或GL2的比率的范围从约0.1％至2.5％。根据一些实施例，栅极宽度GW1小于栅极宽度GW2。

根据一些实施例，由于厚部142和薄部144分别具有厚度T1和T2，所以每个栅极结构142a、142b、142c、或142d均具有厚度T1，并且每个栅极结构144a或144b均具有厚度T2。根据一些实施例，厚度T1大于厚度T2。

根据一些实施例，厚度T1和厚度T2之间的差值的范围从约1nm至约3nm。根据一些实施例，厚度T1和厚度T2之间的差值与厚度T1或T2比率的范围为从约1％至约3％。

根据一些实施例，栅极宽度GW1小于栅极宽度GW2。如图1C所示，根据一些实施例，栅极宽度GW1基本等于或接近于距离D1。如图1C所示，根据一些实施例，栅极宽度GW2基本等于或接近于距离D2。

图2C是根据一些实施例的图1J的半导体器件结构的透视图。如图1J、图1J-1、和图2C所示，根据一些实施例，形成间隔件191、192、193、194、195、和196。根据一些实施例，间隔件191、192、193、194、195、和196分别围绕栅极结构142a、142b、142c、142d、144a、和144b。

根据一些实施例，间隔件191、192、193、194、195、和196还分别围绕带状部156a、156b、156c、156d、156e、和156f。根据一些实施例，间隔件191、192、193、194、195、和196包括诸如氮化硅、氮氧化硅、或它们的组合的介电材料。

如图1J和图1J-1所示，根据一些实施例，每个带状部156a、156b、156c、或156d的顶面P1均不与每个带状部156e或156f的顶面P2对准。如图1J和图1J-1所示，根据一些实施例，每个间隔件191、192、193、或194的厚度T5均大于每个间隔件195或196的厚度T6。

如图1J和图1J-1所示，根据一些实施例，在有源区域111、112、113、114、115、和116中形成掺杂区域D。根据一些实施例，分别在栅极结构142a、142b、142c、142d、144a、和144b的相对侧处形成掺杂区域D。即，根据一些实施例，每个栅极结构142a、142b、142c、142d、144a、或144b均形成在相应的两个掺杂区域D之间。

根据一些实施例，使用离子注入工艺形成掺杂区域D。根据一些实施例，掺杂区域D包括重掺杂源极区域和重掺杂漏极区域。根据一些实施例，形成间隔件191、192、193、194、195、和196之后形成掺杂区域D。

由于导电层140具有厚部142和薄部144(如图1G-1所示)，所以即使带状部156a、156b、156c、或156d的宽度W4小于带状部156e或156f的宽度W5，栅极长度GL1也基本等于或接近栅极长度GL2(如图1I-1所示)。即，厚部142和薄部144之间的厚度差能够补偿带状部156a、156b、156c、和156d与带状部156e和156f之间的宽度差以形成具有相同或相似的栅极长度的栅极结构142a、142b、142c、142d、144a、和144b。

因此，根据一些实施例，提高了栅极结构142a、142b、142c、142d、144a、和144b的关键尺寸统一性(或栅极长度统一性)。结果，根据一些实施例，也提高了漏极饱和电流(Idsat)的统一性。因此，根据一些实施例，提高了半导体器件结构100的电性能和产率。

图3A至图3H是根据一些实施例的用于形成半导体器件结构100的工艺的各个阶段的俯视图。图3A-1至图3H-1是根据一些实施例的示出了分别沿着图3A至图3H中的截面线Ⅰ-Ⅰ’的半导体器件结构100的截面图。

如图3A和图3A-1所示，根据一些实施例，在衬底110、掩模层150、和间隔件191、192、193、194、195、和196上方形成介电层310。根据一些实施例，介电层310包括绝缘材料。根据一些实施例，绝缘材料包括氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、低k材料、多孔介电材料、或它们的组合。根据一些实施例，使用CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺、或它们的组合形成介电层310。

如图3B和与3B-1所示，根据一些实施例，然后对介电层310实施平坦化工艺直到暴露带状部156a、156b、156c和156d的顶面。根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺。根据一些实施例，实施平坦化工艺之后，介电层310具有基本平坦的表面以促进后续的工艺步骤。

如图3B和图3B-1所示，根据一些实施例，在介电层310上方形成掩模层320。根据一些实施例，掩模层320具有开口321、322、323、324、325、和326。根据一些实施例，开口321、322、323、和324分别暴露带状部156a、156b、156c、和156d。

根据一些实施例，开口325和326暴露介电层310的位于带状部156e和156f上方的部分。根据一些实施例，掩模层320包括氮化硅(例如，Si₃N₄)、SiON、SiC、SiOC、或它们的组合。根据一些实施例，使用沉积工艺和蚀刻工艺形成掩模层320。

如图3B、图3B-1、图3C、和图3C-1所示，根据一些实施例，通过开口321、322、323、324、325、和326去除栅极介电层130、导电层140、掩模层150、和部分介电层310。

根据一些实施例，去除工艺之后，分别在间隔件191、192、193、194、195、和196中形成开口311、312、313、314、315、和316。根据一些实施例，开口311、312、313、314、315、和316是沟槽。根据一些实施例，去除工艺包括湿式蚀刻工艺、干式蚀刻工艺、或它们的组合。

如图3D和图3D-1所示，根据一些实施例，在介电层310上方和开口311、312、313、314、315、和316的侧壁和底部上方沉积栅极介电层330。根据一些实施例，栅极介电层330由氧化硅、氮氧化硅、它们的组合、或其他合适的材料制成。

根据一些实施例，在一些实施例中，栅极介电层330包括高介电常数材料(高-k材料)。根据一些实施例，高-k材料包括金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、氧化铝、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其它合适的材料、或它们的组合。

根据一些实施例，高-k材料包括氧化铪(HfO₂)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、或它们的组合。使用化学汽相沉积工艺或其它合适的工艺形成栅极介电层330。

如图3D和图3D-1所示，根据一些实施例，在栅极介电层330上方沉积功函数金属层340。根据一些实施例，功函数金属层340为晶体管提供了所期望的功函数以增强包括改善的阈值电压的器件性能。

在形成NMOS晶体管的实施例中，功函数金属层340可以是能够提供适合于器件的诸如等于或小于约4.5eV的功函数值的n型金属。根据一些实施例，n型金属包括金属、金属碳化物、金属氮化物、或它们的组合。例如，n型金属由钽、氮化钽、或它们的组合制成。

另一方面，在形成PMOS晶体管的实施例中，功函数金属层340可以是能够提供适合于器件的诸如等于或大于约4.8eV的功函数值的p型金属。根据一些实施例，p型金属包括金属、金属碳化物、金属氮化物、其它合适的材料、或它们的组合。例如，p型金属由钛、氮化钛、其它合适的材料、或它们的组合制成。

根据一些实施例，功函数金属层340包括铪、锆、钛、钽、铝、金属碳化物、铝化物、钌化物或它们的组合。根据一些实施例，金属碳化物包括碳化铪或碳化物锆。通过使用PVD工艺、CVD工艺、ALD工艺、镀敷工艺、其它合适的方法、或它们的组合沉积功函数金属层340。

如图3D和图3D-1所示，根据一些实施例，在功函数金属层340上方沉积栅电极层350以填充开口311、312、313、314、315、和316。根据一些实施例，栅电极层350也被称为金属栅电极层。

根据一些实施例，栅电极层350包括诸如铝、钨、金、铂、钴、其它合适的金属、它们的合金、或它们的组合的合适的金属材料。根据一些实施例，通过使用PVD工艺、CVD工艺、镀敷工艺等、或它们的组合沉积栅电极层350。

如图3E和图3E-1所示，根据一些实施例，实施平坦化工艺以去除开口311、312、313、314、315、和316外部的栅电极层350、功函数金属层340、和栅极介电层330。根据一些实施例，保留在开口311、312、313、314、315、和316中的栅电极层350分别形成栅极结构351、352、353、354、355、和356。

根据一些实施例，开口311中的栅极结构351、功函数金属层340、和栅极介电层330一起形成栅极堆叠件G1。根据一些实施例，开口312中的栅极结构352、功函数金属层340、和栅极介电层330一起形成栅极堆叠件G2。

根据一些实施例，开口313中的栅极结构353、功函数金属层340、和栅极介电层330一起形成栅极堆叠件G3。根据一些实施例，开口314中的栅极结构354、功函数金属层340、和栅极介电层330一起形成栅极堆叠件G4。

根据一些实施例，开口315中的栅极结构355、功函数金属层340、和栅极介电层330一起形成栅极堆叠件G5。根据一些实施例，开口316中的栅极结构356、功函数金属层340、和栅极介电层330一起形成栅极堆叠件G6。

根据一些实施例，介电层310围绕栅极堆叠件G1、G2、G3、G4、G5和G6。根据一些实施例，平坦化工艺之后，栅极堆叠件G1、G2、G3、G4、G5和G6的顶面F1、F2、F3、F4、F5、和F6彼此对准并且与介电层310的顶面317对准。根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺等。

如图3F和图3F-1所示，根据一些实施例，在介电层310和栅极堆叠件G1、G2、G3、G4、G5和G6上方沉积蚀刻停止层360。在一些实施例中，蚀刻停止层360与栅极堆叠件G1、G2、G3、G4、G5和G6直接接触。根据一些实施例，蚀刻停止层360由氮化硅或其他合适的材料制成。

如图3F和图3F-1所示，根据一些实施例，在蚀刻停止层360上方形成保护层370。根据一些实施例，保护层370配置为在随后的工艺期间保护蚀刻停止层360免受损坏。例如，保护层370包括等离子体增强的氧化物(PEOX)层。

如图3G和图3G-1所示，根据一些实施例，图案化保护层370、蚀刻停止层360、和介电层310以形成接触开口C。根据一些实施例，接触开口C分别穿过保护层370、蚀刻停止层360、和介电层310以暴露掺杂区域D。根据一些实施例，使用光刻工艺和蚀刻工艺进行图案化。

如图3G和图3G-1所示，根据一些实施例，在保护层370上方沉积导电层380并且填充到接触开口C中以电连接至掺杂区域D。例如，通过PVD工艺或其他合适的工艺形成导电层380。例如，导电层380由钨或其它合适的导电材料制成。

如图3H和图3H-1所示，根据一些实施例，实施化学机械抛光(CMP)工艺以去除接触开口C外部的导电层380以及去除保护层370。根据一些实施例，CMP工艺之后，保留在接触开口C中的导电层380形成接触结构380a。

根据一些实施例，接触结构380a穿过蚀刻停止层360和介电层310以电连接至掺杂区域D(即，S/D区)。根据一些实施例，接触结构380a也被称为接触塞。

根据一些实施例，半导体器件结构100是n-型金属氧化物半导体场效应晶体管(MOSFET)或p-型MOSFET。根据一些实施例，在每个栅极堆叠件G1、G2、G3、G4、G5或G6的相对侧上形成掺杂区域D。即，根据一些实施例，每个栅极堆叠件G1、G2、G3、G4、G5或G6均介于相应的两个掺杂区域D之间。

根据一些实施例，每个栅极堆叠件G1、G2、G3、或G4均具有栅极长度GL1和栅极宽度GW1。根据一些实施例，每个栅极堆叠件G5或G6均具有栅极长度GL2和栅极宽度GW2。根据一些实施例，栅极长度GL1基本等于或接近栅极长度GL2。在一些实施例中，栅极长度GL1和GL2之间的差值与栅极长度GL1或GL2的比率的范围从约0.1％至2.5％。根据一些实施例，栅极宽度GW1小于栅极宽度GW2。

根据一些实施例，每个栅极堆叠件G1、G2、G3或G4均具有厚度T7。根据一些实施例，每个栅极堆叠件G5或G6均具有厚度T8。根据一些实施例，厚度T7基本等于或接近于厚度T8。

根据一些实施例，间隔件191、192、193、194、195、和196分别围绕栅极堆叠件G1、G2、G3、G4、G5和G6。根据一些实施例，每个间隔件191、192、193、或194的厚度T5均大于每个间隔件195或196的厚度T6。根据一些实施例，厚度T8大于厚度T6。

根据一些实施例，间隔件191、192、193、和194分别覆盖栅极堆叠件G1、G2、G3、和G4的整个侧壁SG1、SG2、SG3、和SG4。根据一些实施例，间隔件195和196仅覆盖栅极堆叠件G5和G6的侧壁SG5和SG6的第一部分。即，根据一些实施例，间隔件195和196暴露侧壁SG5和SG6的第二部分。

根据一些实施例，提供了半导体器件结构和用于形成半导体器件结构的方法。方法(用于形成半导体器件结构)形成了具有厚部和薄部的导电层。方法在导电层上方形成了掩模层。掩模层具有第一带状部和比第一带状部更宽的第二带状部。第一带状部和第二带状部分别位于厚部和薄部上方。方法去除由掩模层暴露的导电层以在第一带状部和第二带状部下面形成第一栅极结构和第二栅极结构。第一栅极结构和第二栅极结构具有相似或相同的栅极长度。因此，提高了第一栅极结构和第二栅极结构的关键尺寸的统一性(或栅极长度统一性)。结果，也提高了漏极饱和电流(Idsat)的统一性。

根据一些实施例，提供了半导体器件结构。半导体器件结构包括具有第一源极区域、第二源极区域、第一漏极区域、和第二漏极区域的衬底。半导体器件结构包括位于衬底上方并且介于第一源极区域和第一漏极区域之间的第一栅极结构。半导体器件结构包括位于衬底上方并且介于第二源极区域和第二漏极区域之间的第二栅极结构。第一栅极结构的第一厚度大于第二栅极结构的第二厚度。第一栅极结构的第一栅极宽度小于第二栅极结构的第二栅极宽度。

根据一些实施例，提供了半导体器件结构。半导体器件结构包括具有第一源极区域、第二源极区域、第一漏极区域、和第二漏极区域的衬底。半导体器件结构包括位于衬底上方并且介于第一源极区域和第一漏极区域之间的第一栅极堆叠件。半导体器件结构包括位于衬底上方并且介于第二源极区域和第二漏极区域之间的第二栅极堆叠件。第一栅极堆叠件的第一栅极宽度小于第二栅极堆叠件的第二栅极宽度。半导体器件结构包括围绕第一栅极堆叠件的第一间隔件。半导体器件结构包括围绕第二栅极堆叠件的第二间隔件。第一间隔件的第一厚度大于第二间隔件的第二厚度。

根据一些实施例，提供了用于形成半导体器件结构的方法。方法包括在衬底上方形成导电层。导电层具有第一厚部和比第一厚部更薄的第一薄部。方法包括在导电层上方形成第一掩模层。第一掩模层具有第一带状部和第二带状部。第二带状部比第一带状部更宽。第一带状部位于第一厚部上方。第二带状部位于第一薄部上方。方法包括实施第一各向异性蚀刻工艺以去除由第一掩模层暴露的导电层。

本发明的实施例提供了一种半导体器件结构，包括：衬底，所述衬底具有第一源极区域、第二源极区域、第一漏极区域和第二漏极区；第一栅极结构，所述第一栅极结构位于所述衬底上方并且介于所述第一源极区域和所述第一漏极区域之间；以及第二栅极结构，所述第二栅极结构位于所述衬底上方并且介于所述第二源极区域和所述第二漏极区域之间，其中，所述第一栅极结构的第一厚度大于所述第二栅极结构的第二厚度，并且所述第一栅极结构的第一栅极宽度小于所述第二栅极结构的第二栅极宽度。

根据本发明的一个实施例，其中，所述第一栅极结构和所述第二栅极结构由相同的材料制成。

根据本发明的一个实施例，其中，所述第一栅极结构和所述第二栅极结构包括多晶硅材料。

根据本发明的一个实施例，其中，所述第一栅极结构的第一栅极长度等于所述第二栅极结构的第二栅极长度。

根据本发明的一个实施例，半导体器件结构还包括：掩模层，所述掩模层具有彼此隔离的第一部分和第二部分，其中，所述第一部分位于所述第一栅极结构上方，并且所述第二部分位于所述第二栅极结构上方。

根据本发明的一个实施例，半导体器件结构还包括：第一间隔件，所述第一间隔件围绕所述第一栅极结构并且围绕所述掩模层的所述第一部分；以及第二间隔件，所述第二间隔件围绕所述第二栅极结构并且围绕所述掩模层的所述第二部分。

根据本发明的一个实施例，其中，所述第一间隔件的第三厚度大于所述第二间隔件的第四厚度。

根据本发明的一个实施例，其中，所述第一部分的第一顶面未与所述第二部分的第二顶面对准。

本发明的实施例还提供了一种半导体器件结构，包括：衬底，所述衬底具有第一源极区域、第二源极区域、第一漏极区域和第二漏极区域；第一栅极堆叠件，所述第一栅极堆叠件位于所述衬底上方并且介于所述第一源极区域和所述第一漏极区域之间；第二栅极堆叠件，所述第二栅极堆叠件位于所述衬底上方并且介于所述第二源极区域和所述第二漏极区域之间，其中，所述第一栅极堆叠件的第一栅极宽度小于所述第二栅极堆叠件的第二栅极宽度；第一间隔件，所述第一间隔件围绕所述第一栅极堆叠件；以及第二间隔件，所述第二间隔件围绕所述第二栅极堆叠件，其中，所述第一间隔件的第一厚度大于所述第二间隔件的第二厚度。

根据本发明的一个实施例，其中，所述第一间隔件覆盖所述第一栅极堆叠件的整个第一侧壁，并且所述第二间隔件仅覆盖所述第二栅极堆叠件的第二侧壁的一部分。

根据本发明的一个实施例，其中，所述第一栅极堆叠件的第三厚度等于所述第二栅极堆叠件的第四厚度。

根据本发明的一个实施例，其中，所述第二栅极堆叠件的所述第四厚度大于所述第二间隔件的所述第二厚度。

根据本发明的一个实施例，其中，所述第一栅极堆叠件的第一顶面与所述第二栅极堆叠件的第二顶面对准。

根据本发明的一个实施例，其中，所述第二间隔件暴露所述第二栅极堆叠件的第二侧壁的一部分。

根据本发明的一个实施例，其中，所述第一栅极堆叠件的第一栅极长度等于所述第二栅极堆叠件的第二栅极长度。

本发明的实施例还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成导电层，其中，所述导电层具有第一厚部和比所述第一厚部薄的第一薄部；在所述导电层上方形成第一掩模层，其中，所述第一掩模层具有第一带状部和第二带状部，所述第二带状部比所述第一带状部宽，所述第一带状部位于所述第一厚部上方，并且所述第二带状部位于所述第一薄部上方；以及实施第一各向异性蚀刻工艺以去除由所述第一掩模层暴露的所述导电层。

根据本发明的一个实施例，其中，在所述第一各向异性蚀刻工艺后，所述导电层具有第一栅极结构和第二栅极结构，所述第一带状部和所述第二带状部分别位于所述第一栅极结构和所述第二栅极结构上方，以及所述第一栅极结构的第一栅极长度等于所述第二栅极结构的第二栅极长度。

根据本发明的一个实施例，其中，所述第一栅极结构具有的第一厚度大于所述第二栅极结构的第二厚度。

根据本发明的一个实施例，方法还包括：形成介电层，所述介电层围绕所述第一栅极结构和所述第二栅极结构，其中，所述介电层覆盖所述第二栅极结构；去除所述第一栅极结构、所述第二栅极结构以及去除所述第二栅极结构上方的所述介电层以在所述介电层中形成第一沟槽和第二沟槽；以及分别在所述第一沟槽和所述第二沟槽中形成第一栅极堆叠件和第二栅极堆叠件。

根据本发明的一个实施例，其中，所述第一掩模层的形成包括：在所述导电层上方形成第一掩模材料层，其中，所述第一掩模材料层具有第一沟槽、第二沟槽、第三沟槽和第四沟槽，所述第一沟槽和所述第二沟槽暴露所述第一厚部，所述第三沟槽和所述第四沟槽暴露所述第一薄部，以及所述第一沟槽和所述第二沟槽之间的第一距离小于所述第三沟槽和所述第四沟槽之间的第二距离；在所述导电层和所述第一掩模材料层上方形成第二掩模层，其中，所述第二掩模层具有第一带状部和第二带状部，所述第一带状部与介于所述第一沟槽和所述第二沟槽之间的所述第一掩模材料层重叠，所述第二带状部与介于所述第三沟槽和所述第四沟槽之间的所述第一掩模材料层重叠，以及所述第一带状部比所述第二带状部更薄并且更窄；实施第二各向异性蚀刻工艺以去除由所述第二掩模层暴露的所述第一掩模材料层；以及去除所述第二掩模层。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。