用于静电放电保护的栅耦合NMOS器件的制作方法

相关申请的交叉引用

本申请要求于2016年2月12日提交的申请号为10-2016-0016569的韩国专利申请的优先权，其全部内容通过引用合并于此。

本申请的各种实施例涉及一种静电放电(esd)保护技术，更具体地，涉及用于esd保护的栅耦合nmos器件。

背景技术：

半导体器件通常包括esd保护电路，esd保护电路在焊盘与内部电路之间，用于保护内部电路。当连接至微芯片的外部引脚的焊盘接触带电的人体、充电的机器，或者电荷可以累积在电路内部时，会产生静电。esd保护电路避免了由于放电至内部电路中或者流入内部电路中的静电所引起的芯片故障。在制造微芯片时，用于设计一种免于esd应力的保护电路的技术是芯片设计的主要技术之一。在用于esd应力的保护电路的设计中所使用的器件称作为esd保护器件。

有用于保护微芯片免受esd应力的各种类型的esd保护器件。在下文中，被称为ggnmosesd保护器件的栅接地nmos可以是最常用的esd保护器件。ggnmos通过寄生双极结晶体管的漏极与衬底之间的结击穿来导通寄生双极结晶体管，从而执行esd操作。

然而，已经记录了用于nmos的esd保护操作的栅极偏置效应。根据该记录，当偏压的预定电平(例如，1v至2v)施加至nmos的栅极时，nmos能够以比引起雪崩击穿的电压低的电压被触发。照此，为了保证将偏压的预定电平施加至栅极，已经提出了在下文中被称为gcnmos的栅耦合nmos，其中电容器设置在栅极与输入焊盘之间。

技术实现要素：

各种实施例涉及用于esd保护的gcnmos器件。根据一个实施例的栅耦合nmos器件包括：p型阱区、n型阱区和n沟道mos晶体管、n⁺型抽头区、第一导电层以及第二导电层。n型阱区包围p型阱区。n型阱区的内侧直接接触p型阱区的一个侧面。n沟道mos晶体管设置在p型阱区中。n⁺型抽头区设置在n型阱区中。第一导电层通过插置第一绝缘层而设置在n型阱区上，并且与n型阱区和第一绝缘层组成mos电容器。第二导电层通过插置第二绝缘层而设置在n型阱区上，并且组成电阻器。第一导电层的第一端部直接接触第二导电层的第一端部。

附图说明

结合附图和所附具体描述，本发明构思的各种实施例将变得更加显然，其中：

图1为图示了包括esd保护电路的芯片的输入/输出部分的电路图；

图2为示意性地图示了gcnmos器件的布局图；

图3为图示了根据一个实施例的gcnmos器件的俯视平面图；

图4为沿着图3中的i-i'线截取的截面图；

图5为沿着图3中的ii-ii'线截取的截面图；

图6为沿着图3中的iii-iii'线截取的截面图；

图7为图3的gcnmos器件的等效电路图；

图8为图示了根据另一个实施例的gcnmos器件的俯视平面图；

图9为沿着图8中的iv-iv'线截取的截面图；

图10为沿着图8中的v-v'线截取的截面图；以及

图11为沿着图8中的vi-vi'线截取的截面图。

具体实施方式

在实施例的以下描述中，将理解的时，术语“第一”和“第二”旨在识别元件，但是不用于仅限定元件本身或者意味着特定的顺序。另外，当一个元件涉及位于另一个元件“上”、“之上”、“以上”、“下方”或者“下”时，其旨在表示相对位置关系，但是不用于限制某些情况(其中，元件直接接触其它元件，或者它们之间存在至少一个中间元件)。因此，在本文中使用的诸如“上”、“之上”、“以上”、“下方”、“下”或者“以下”等术语仅出于描述特定实施例的目的，并非旨在限制本发明的范围。另外，当一个元件涉及与另一个元件“连接”或者“耦接”时，该元件可以与其它的元件直接地电或者机械连接、耦接，或者可以通过替代它们之间的其它元件来形成连接关系或者耦接关系。

图1为图示了包括esd保护电路的芯片的输入/输出部分的电路图。参见图1，芯片的输入/输出部分10包括内部电路13，内部电路13设置在第一线11与第二线12之间，第一线11与电源电压端子vdd耦接，第二线12与接地电压端子vss耦接。缓冲器15设置在内部电路13与输入/输出焊盘14之间。esd保护器件16(例如，gcnmos器件)设置在第三线17与第二线12之间，第三线17将输入/输出焊盘14连接至缓冲器15，第二线12与接地电压端子vss耦接。当在输入/输出焊盘14发生esd事件时，esd保护器件16将esd电流引至接地电压端子vss，使得缓冲器15和内部电路13被保护。

图2为示意性地图示了gcnmos器件20的常规布局图。如图2所示，常规的gcnmos器件20包括分别设置在n型阱区21中的单独区域内的nmos器件区(nmos)22、mos电容器区(cap)23和电阻器区(res)24。多个n沟道型mos晶体管可以设置在nmos器件区(nmos)22中。多个mos电容器可以设置在mos电容器区(cap)23中。多个电阻器可以设置在电阻器区(res)24中。因而，因为nmos器件区(nmos)22、mos电容器区(cap)23和电阻器区(res)23分别设置在单独的区域中，所以常规的gcnmos器件整体地需要大的面积。

图3为图示了根据一个实施例的gcnmos器件的俯视平面图。图4至图6为分别沿着图3的线i-i’、线ii-ii'和线iii-iii’截取的截面图。

参见图3至图6，深n阱区104设置在衬底102的上部区域中。在一个实施例中，衬底102可以具有p型导电类型。n型阱区106和p型阱区108设置在深n阱区104的上部区域中。n型阱区106包围p型阱区108。n型阱区106的内侧直接接触p型阱区108的一个侧面。

n⁺型抽头区107设置在n型阱区106的上部区域中。在一个实施例中，n⁺型抽头区107与p型阱区108间隔开预定的距离，并且包围p型阱区108。n⁺型抽头区107具有闭合的环形状或者闭合的环路形状。有源区110设置在p型阱区108的上部区域中。

尽管在附图中未示出，但是有源区110可以通过隔离结构来限定，所述隔离结构例如浅沟槽隔离(sti)层。在p型阱区108的上部区域中，p+型接触区109与有源区110间隔开。p+型接触区109包围有源区110。

多个n⁺型结区111至116沿着某一方向设置在有源区110中。n⁺型结区111至116通过沟道区彼此间隔开。n⁺型结区111至116可以形成交替设置的源极区和漏极区。在一个实施例中，n⁺型结区111、113、115可以是源极区，而n⁺型结区112、114、116可以是漏极区。

多个栅绝缘层121-125设置在有源区110之上。栅电极层131-135分别设置在栅绝缘层121-125上。栅绝缘层121-125中的每个和栅电极层131-135中的每个分别与沟道区重叠。栅绝缘层121-125、栅电极层131-135和n⁺型结区111-116组成多个n沟道mos晶体管。

第一绝缘层151设置在n型阱区106之上的区域中。在一个实施例中，第一绝缘层151可以包括氧化物层。第一导电层161设置在第一绝缘层151上。在一个实施例中，第一导电层161可以为多晶硅层。第一导电层161和第一绝缘层151为包围n⁺型抽头区107的线图案。

在一个实施例中，n⁺型抽头区107为矩形环形状的线图案，并且第一导电层161和第一绝缘层151可以包围n⁺型抽头区107的三个侧面。在这种情况下，第一导电层161和第一绝缘层151的内侧壁可以与n⁺型抽头区107的外侧壁对齐。n型阱区106、第一绝缘层151和第一导电层161的垂直层叠结构组成mos电容器。n型阱区106和第一导电层161可以分别用作mos电容器的底电极和顶电极。偏压可以经由n⁺型抽头区107而施加至n型阱区106。

第二绝缘层171设置在n型阱区106之上的另一个区域中。在一个实施例中，第二绝缘层171可以包括氧化物层。第二导电层181设置在第二绝缘层171上。在一个实施例中，第二导电层181可以包括多晶硅层。第二绝缘层171具有比第一绝缘层151厚的厚度。第二绝缘层171和第二导电层181设置成平行于n型阱区106的上表面，所述上表面不被第一导电层161和第一绝缘层151从n⁺型抽头区107的侧面包围，第二绝缘层171和第二导电层181的叠层与n⁺型抽头区107的外侧壁间隔开预定的距离。

第二导电层181可以从第一导电层161的第一端部延伸。在这种情况下，第一导电层161和第二导电层181可以具有能够通过单个图案化工艺实施的集成结构。可替选地，第一导电层161和第二导电层181可以不具有集成结构。在这种情况下，第二导电层181的第一端部的侧壁直接接触第一导电层161的第一端部的侧壁。在任何情况下，第二导电层181的第二端部与第一导电层161的第二端部间隔开。第二导电层181可以组成电阻器。

n+型抽头区107经由接触与输入/输出焊盘耦接。组成漏极区的n⁺型结区112、114、116的每个经由接触与输入/输出焊盘耦接。组成源极区的n⁺型结区111、113、115的每个经由接触与接地电压端子vss耦接。第二导电层181在第二端部处还经由接触与接地电压端子vss耦接。第一导电层161在第一端部处经由接触与第一节点n1耦接。多个栅电极层131-135中的每个经由接触与第一节点n1耦接。

根据实施例，组成mos电容器的顶电极的第一导电层161包围设置有n沟道mos晶体管的区域，并且组成电阻器的第二导电层181从第一导电层161的第一端部延伸，或者直接接触第一导电层161的第一端部。因此，与将mos电容器和电阻器设置在不同的区域中的情况相比，能够在更小的区域中设置gcnmos。

图7为图3的gcnmos器件的等效电路图。参见图7，gcnmos器件100设置在第一线211与第二线212之间，第一线211将焊盘连接至内部电路，第二线212与接地电压端子vss连接。gcnmos器件100包括：多个n沟道mos晶体管221-225、电容器230和电阻器240。n沟道mos晶体管221-225的每个的每个栅极端子g与第一节点n1耦接。n沟道mos晶体管221-225的每个的每个源极端子s经由第二线212与接地电压端子vss耦接。n沟道mos晶体管221-225的每个的每个漏极端子d经由第一线211与焊盘耦接。电容器230设置在第一节点n1与第一线211之间。电阻器240设置在第一节点n1与第二线212之间。因此，n沟道mos晶体管221-225的每个的每个栅极端子g经由第一节点n1与电容器230的端子和电阻器240的端子耦接。

将参照图4和图7来描述根据实施例的gcnmos器件100的操作。当esd事件发生在焊盘时，esd电流流经第一线211，并且将高压施加至第一线211。电压施加至n沟道mos晶体管221-225的每个的漏极端子d。由于电压施加至用作漏极区的n⁺型结区112、114、116，所以在相邻于n⁺型结区112、114、116的p型阱区108中产生热空穴。这些热空穴在p型阱区108中向下移动。

因此，p型阱区108的电位提高，并且将正向偏压施加至p型阱区108和用作源极区的n⁺型结区111、113、115的结。由于该正向偏压，所以包括n⁺型结区112、114、116、p型阱区108和n⁺型结区111、113、115的寄生npn双极结晶体管bjt导通。因而，esd电流从n⁺型结区112、114、116经由n⁺型结区111、113、115漏至接地电压端子vss。在这个过程中，预定的偏压电平通过电容器230和电阻器240施加至n沟道mos晶体管221-225的每个的栅极端子g，并且寄生npnbjt的触发电压降低。施加至栅极端子g的偏压值可以通过电容器230的电容和电阻器240的电阻来确定。

图8为图示了根据本发明的另一个实施例的gcnmos器件的布局图。图9至图11为分别沿着图8的线iv-iv’、v-v’和vi-vi’截取的截面图。

参见图8至图11，深n阱区304设置在衬底302的上部区域中。在一个实施例中，衬底302可以具有p型导电类型。n型阱区306和p型阱区308设置在深n阱区304的上部区域中。n⁺型抽头区307设置在n型阱区306的上部区域中。在一个实施例中，n⁺型抽头区307与p型阱区308间隔开，并且包围p型阱区308。在本实施例中，n⁺型抽头区307(如在图8中“a”所示)具有开放的环形状或者开放的环路形状。即，n⁺型抽头区307在第一导电层361通过的部分处开放。

有源区310设置在p型阱区308的上部区域。尽管未示出，有源区310可以通过隔离结构(例如，浅沟槽隔离(sti)层)来限定。p+型接触区309与有源区310间隔开，并且在p型阱区308的上部区域中。p+型接触区309包围有源区310。

多个n⁺型结区311-316沿着某一方向设置在有源区310中。n⁺型结区311-316通过沟道区彼此间隔开。n⁺型结区311-316可以用作交替设置的源极区和漏极区。在一个实施例中，n⁺型结区311、313、315可以是源极区，而n⁺型结区312、314、316可以是漏极区。

多个栅绝缘层321-325设置在有源区310之上。栅电极层331-335分别设置在栅绝缘层321-325上。栅绝缘层321-325中的每个和栅电极层331-335中的每个分别与沟道区重叠。栅绝缘层321-325、栅电极层331-335和n⁺型结区311-316组成多个n沟道mos晶体管。

第一绝缘层351设置在n型阱区306之上的区域中。在一个实施例中，第一绝缘层351可以包括氧化物层。第一导电层361设置在第一绝缘层351上。在一个实施例中，第一导电层361可以包括多晶硅层。如图8中所示，第一导电层361和第一绝缘层的叠层设置在平面结构中，并且被除了叠层的第一端部之外的n⁺型抽头区307包围。

在一个实施例中，当n⁺型抽头区307具有矩形环形状的平面结构时，第一导电层361和第一绝缘层351的叠层的三个侧壁可以被n⁺型抽头区307包围。在这种情况下，第一导电层361和第一绝缘层351的叠层的外侧壁可以与n⁺型抽头区307的内侧壁对齐。

n型阱区306、第一绝缘层351和第一导电层361的垂直层叠结构组成mos电容器。n型阱区306和第一导电层361可以分别用作mos电容器的底电极和顶电极。偏压可以经由n⁺型抽头区307施加至n型阱区306。

第二绝缘层371设置在n型阱区306之上的另一个区域中。在一个实施例中，第二绝缘层371可以包括氧化物层。第二导电层381设置在第二绝缘层371上。在一个实施例中，第二导电层381可以包括多晶硅层。第二绝缘层371具有比第一绝缘层351厚的厚度。第二绝缘层371和第二导电层381的叠层设置成平行于有源区310的第四侧壁，所述第四侧壁不被第一导电层361和第一绝缘层351的叠层包围。第二绝缘层371和第二导电层381的叠层与n⁺型抽头区307的外侧壁间隔开预定的距离。

第二导电层381可以从第一导电层361的第一端部延伸。在这种情况下，第一导电层361和第二导电层381可以具有能够通过单个图案化工艺实施的集成结构。可替选地，第一导电层361和第二导电层381可以不具有集成结构。在这种情况下，第二导电层381的第一端部的侧壁直接接触第一导电层361的第一端部的一个侧面。在任何情况下，第二导电层381的第二端部与第一导电层361的第二端部间隔开。第二导电层381可以组成电阻器。

n⁺型抽头区307经由接触与输入/输出焊盘耦接。组成漏极区的n⁺型结区312、314、316的每个经由接触与输入/输出焊盘耦接。用作源极区的n⁺型结区311、313、315的每个经由接触与接地电压端子vss耦接。第二导电层381在第二端部处还经由接触与接地电压端子vss耦接。第一导电层361在第一端部处经由接触与第一节点n1耦接。多个栅电极层331-335中的每个经由接触与第一节点n1耦接。

根据实施例，组成mos电容器的顶电极的第一导电层361包围设置有n沟道mos晶体管的区域，并且组成电阻器的第二导电层381从第一导电层361的第一端部延伸，或者直接接触第一导电层361的第一端部。因此，与将mos电容器和电阻器设置在不同的区域中的情况相比，能够在更小的区域中形成gcnmos。根据实施例的gcnmos器件300的等效电路图与图7的等效电路图大体上相同。另外，本实施例的gcnmos器件300的操作也与参照图7和图4所述的gcnmos器件100的操作大体上相同。

以上出于说明性的目的公开了本发明构思的实施例。本领域的技术人员将理解的是，在不脱离所附权利要求所公开的本发明构思的范围和精神的情况下，各种修改、添加和替换是可能的。