将半导体晶圆的堆叠体单片化的方法与流程

本发明涉及用于3D集成电路芯片的生产的单片化(singulation)方法。

背景技术：

在以晶圆水平进行生产的3D集成电路的制造中，通过结合完整的半导体晶圆[各晶圆在表面具有多个管芯(die)]以形成晶圆堆叠体、然后将堆叠体单片化为分离的3D芯片(3D chip)而组装了3D堆叠体中的管芯。使用标准切割方法(例如激光切割或刀片切割)将晶圆堆叠体单片化是特别具有挑战性的。一个具体问题在于，应用于现有集成电路的低k和超低k介电质越来越多孔化和脆弱。另外，标准切割方法需要相对较宽的切割槽(dicing street)，即，相邻管芯的有源区域之间需要大面积区域以避免损坏管芯。其结果是，大量的晶圆表面积被浪费。

已经描述了借助于等离子体蚀刻的单片化方法来使单个晶圆单片化。但是，在晶圆堆叠体中，所述单片化需要使用不同的蚀刻工具来依次实施多个蚀刻工序，将会导致复杂的工艺和低产量。采用单个蚀刻工具也同样存在问题，因为难以发现适合蚀刻晶圆堆叠体中存在的多种材料的工具和/或蚀刻工艺。

技术实现要素：

本发明涉及用于将所附权利要求中所述的半导体晶圆堆叠体单片化的方法。根据本发明的方法，将多个晶圆结合以形成晶圆堆叠体，所述晶圆各自包含多个集成电路管芯。该堆叠体中，通过现有的直接结合技术将管芯结合在一起。根据本发明，在各个结合步骤之前，沿着所要结合的两个管芯的周界制作单片化槽(singulation street)，以达到下述程度：在围绕管芯的中心有源部分的区域中，从所要结合的表面移除半导体基材材料之外的所有材料。优选通过光刻和蚀刻步骤来完成该过程，穿过材料向下蚀刻直至到达基材部分。在结合步骤中，直接结合的表面上的单片化槽相互对齐，且堆叠体中的所有单片化槽相互之间同样地对齐。在制作例如凸起或支柱的接触结构后，在堆叠体的顶层制作额外的单片化槽，其与之前制作的单片化槽对齐。通过单个蚀刻步骤可实现管芯堆叠体从晶圆堆叠体的分离，其中将与对齐的单片化槽相对应的区域中的堆叠体基材材料移除。

本发明特别涉及用于生产晶圆堆叠体并将该堆叠体单片化的方法，晶圆堆叠体的各晶圆包括一个或多个集成电路管芯，且各晶圆包括半导体基材和位于基材的至少一侧上的功能层，所述管芯由功能层的划定部分和基材的划定部分进行限定，其中，晶圆堆叠体由以下步骤制造：

·将第一晶圆与第二晶圆直接结合的一个或多个步骤，其中，第一晶圆的一个或多个管芯的功能层部分分别与第二晶圆的一个或多个管芯的功能层部分结合，从而形成包括一个或多个结合管芯堆叠体的晶圆堆叠体，和

·直接结合步骤之后，在晶圆堆叠体上形成顶层，所述顶层包括位于结合管芯堆叠体顶部且与下层的结合管芯堆叠体电连接的一个或多个接触结构，

且其中：

·在各个直接结合步骤之前，在所要结合在一起的两个晶圆的相向的表面上制作中间单片化槽，其中从相向面的围住管芯的中心部分的区域中移除功能层的材料。中心部分包含在划定部分的边界内。中心部分至少包括管芯的有源部分(即包含管芯的所有有源组件和电路的部分)，

·在各个直接结合步骤之前，该方法包括使所要结合的两个晶圆的相向表面的中间单片化槽对齐的步骤，

·晶圆堆叠体中形成的结合管芯堆叠体中的所有中间单片化槽之间相互对齐，

·在制造了晶圆堆叠体的顶层后，在晶圆堆叠体中形成的管芯的各堆叠体的顶层中制作上部单片化槽，其中，从顶层的区域移除顶层的材料，上部单片化槽与之前制作的中间单片化槽对齐，

·通过在与对齐的中间和上部单片化槽相对应的区域中对晶圆堆叠体的半导体基材进行蚀刻而使晶圆堆叠体单片化，从而得到了一个或多个单片化的管芯堆叠体。

根据一种实施方式，通过光刻和蚀刻工艺制作中间单片化槽，且光刻和蚀刻工艺所移除的区域中不存在金属材料。

根据一种实施方式，通过光刻和蚀刻工艺制作上部单片化槽，且光刻和蚀刻工艺所移除的顶层区域中不存在金属材料。

根据一种实施方式，将光刻掩模施加于顶层，且通过对半导体基材进行蚀刻而将晶圆堆叠体单片化时，掩模仍然存在于顶层上。

根据一种实施方式，通过对半导体基材的与单片化槽相对应的区域中的半导体材料实施单个各向异性蚀刻步骤而完成了晶圆堆叠体的单片化步骤。

根据一种实施方式，在制作了上部单片化槽后，将晶圆堆叠体转移至背磨胶带，之后将晶圆堆叠体薄化，然后转移至切割胶带，并在晶圆堆叠体粘接于切割胶带的同时，通过对基材的与对齐的中间和上部单片化槽相对应的区域中的所有半导体材料进行蚀刻而得到了单片化管芯堆叠体。

根据一种实施方式，在制作了上部单片化槽后，对半导体基材的与对齐的中间和上部单片化槽相对应的区域中的半导体材料进行蚀刻，从而从堆叠体中除底部基材之外的每个基材中完全移除所述半导体材料，并从底部基材中移除所述材料至预定深度，之后将堆叠体转移至背磨胶带，并将晶圆堆叠体薄化，直到获得一个或多个单片化管芯堆叠体。

根据一种实施方式，管芯具有多边形表面区域，且中间和上部单片化槽具有与所述表面区域的边界平行的边，单片化槽为弧形的角部区域除外。根据进一步的实施方式，管芯在晶圆上形成相邻多边形区域的阵列，且中间和上部单片化槽的边的至少一部分与两个相邻管芯之间的边界重叠。例如，单片化槽的边与边界(边界两侧之间的角部除外，此处单片化槽是弧形的)重叠。

根据一种实施方式，所要结合的管芯包括管芯密封圈，且其中，中间单片化槽在管芯密封圈外围且与其同心。

根据一种实施方式，中间和上部单片化槽的宽度为5-15微米。根据一种实施方式，接触结构包括接触凸起或支柱。

所述方法可进一步包括形成完全穿过或部分穿过各个结合管芯堆叠体的一个或多个连接结构，以将一个或多个功能层部分与顶层电连接。

根据一种实施方式，第一直接结合步骤在两个单独的晶圆之间进行，以形成第一堆叠体，且各个后续的直接结合步骤在单独的晶圆和之前制备的堆叠体的晶圆之间进行。

根据一种实施方式，至少一个直接结合步骤在第一堆叠体的晶圆和第二堆叠体的晶圆之间进行，所述第一和第二堆叠体已由前述直接结合步骤制得。

附图说明

图1示出了半导体晶圆表面的一部分，其包括集成电路管芯的阵列。

图2示出了在两个晶圆上制作的两个管芯的截面，所述两个晶圆将通过直接结合而结合。

图3示出了结合之前的两个管芯上中间单片化槽的制作。

图4和图5分别示出了结合工序和两晶圆结合的晶圆组件中上部晶圆的薄化。

图6示出了用于完成晶圆堆叠体的半导体穿孔(TSV)和接触结构的制作。

图7a和7b示出了堆叠体顶层上的上部单片化槽的制作。

图8-11示出了根据第一实施方式的管芯堆叠体从晶圆堆叠体的最终分离。

图12-14示出了根据第二实施方式的管芯堆叠体从晶圆堆叠体的分离。

图15示出了应用于多于两个晶圆的堆叠体的本发明的方法。

图16a示出了本发明的方法中施加的单片化槽的位置，如多个管芯上所观察到的。图16b示出了一个实施方式中的单片化槽的位置，其中，单片化槽与相邻管芯之间的边界重叠。

发明详述

在附图中说明了根据本发明的一种实施方式的方法，该方法用于生产两个直接结合的晶圆的堆叠体并切割堆叠体以形成分离的3D管芯。该方法不受限于堆叠的晶圆的数量，也可应用于多于两个晶圆的堆叠体。除非另有说明，本发明不局限于附图所示或描述的任何细节。附图用于说明本发明的方法。附图中的各个组件和层不是按比例绘制的。

图1示出了集成电路管芯2的(部分)阵列的图像，在半导体基材上制作特定类型的管芯的生产工序完成时，所述阵列可呈现在晶圆表面。

图2示出了两个管芯2a和2b的截面，两个管芯将通过两个这种晶圆的直接结合而结合。显而易见的是，图2所示的管芯分别是较大晶圆的一部分，且仅示出了各晶圆的一个管芯。各晶圆包括半导体基材和在该基材上形成的与基材直接接触的“功能层”。功能层与基材直接接触，且可包含多种层。在图2所示的特定情况下，功能层是层堆叠体，其包括晶圆上各个管芯的有源组件和互连部分。从而各个管芯2a/2b包括半导体基材部分3a/3b，和本说明书的上下文中所定义的“功能层部分1a/1b”。各个管芯还包括中心部分2'(参照图1)，所述中心部分至少包括管芯的“有源部分”(即，包含管芯的所有有源组件和电路的部分)。所示实施方式中，管芯2a和2b这两者的功能层部分1a和1b包括在半导体基材部分3a/3b上制作的生产前段工艺(FEOL)部分和FEOL部分上的生产后段工艺(BEOL)部分。术语FEOL和BEOL在半导体加工领域中是已知的。FEOL是指包括有源组件(例如晶体管或二极管)的部分，BEOL是指包括金属化堆叠体(即，具有金属线和嵌在金属线中的连接孔的介电层堆叠体，所述金属线和连接孔可通过单镶嵌技术或双镶嵌技术来获得)的部分。使用附图标记4a/4b示意性地表示FEOL和BEOL部分，其中FEOL和BEOL之间没有明显差别。功能层部分1a/1b还包括再分配层5a/5b，所述再分配层进一步是BEOL部分顶部上的介电层，其中嵌有金属接触部6a/6b，配置接触部6a/6b以将BEOL金属化层叠体与外部接触终端连接。在再分配层5a/5b的顶部，功能层部分1a/1b包括适于直接结合的介电连接层7a/7b。本发明上下文中的术语“直接结合”是指结合工艺，其中，使介电平面接合层相互接触，且其中，可在退火步骤后和/或在热压步骤后由连接层之间的相互作用形成结合。直接结合层例如可以是硅氧化物层、硅碳氮化物层(SiCN)或可感光成像(photopatternable)的聚合物胶水层(参考下文)，或者直接结合层可包括不同材料的堆叠体。结合层可以是覆盖介电层，或者可包括金属区域和介电质区域，其中金属与金属结合，介电质与介电质结合。这种情况下，结合技术仍然称作“直接结合”，但是也可将其称作“混合结合(hybrid bonding)”。金属区域可以和结合层在同一平面中，或者可表示为相对于结合层的给定的布局，例如一个表面上的支柱，所述支柱与其他表面的凹陷区域通过嵌入结合的方式接触。在后者的情况下，支柱通常被底部填充层(underfill layer)围住，所述底部填充层可以是上述的聚合物胶水层。因此，底部填充层也符合本说明书的上下文中的直接结合层的定义。

在实施结合步骤之前，沿着各个管芯2a/2b的周界制作单片化槽10a/10b，参见图3。单片化槽围住管芯的有源中心部分2'。可在管芯的外部边界11a/11b内制作单片化槽，例如(角部区域中除外)与管芯的外部边界的距离恒定，如图3中管芯2a/2b中任一者的俯视图所示。在角部，槽优选是弧形的，如附图中所示。单片化槽不一定必须完全位于管芯的边界11a/11b之内(距离a>0)。在最大限度地利用晶圆表面的优选实施方式中，槽实际上可与这些边界重叠，其中槽与两个相邻的管芯使用共同的边。本说明书的后文会对该实施方式进行说明，但是为了解释该方法，使用了各个管芯具有单独的单片化槽10a/10b的实施方式。优选使用光刻和各向异性蚀刻经过功能部分1a/1b(即，经过FEOL/BEOL部分4a/4b、再分配层5a/5b和结合层7a/7b，直至到达基材部分3a/3b的材料)来制作单片化槽。改进管芯设计以使其适合该目的，其意义在于与单片化槽相对应的区域中不存在金属，因为与单片化槽的介电质部分的蚀刻工艺相同的工艺难以移除这些金属。因此，两个单片化槽10a/10b各自由单独的蚀刻步骤制作。这可通过例如使用Ar和/或O₂作为添加剂的基于C₄F₈的等离子体蚀刻来实现。施加这种类型的蚀刻化学品的条件是本领域已知的，并且不在本文中详细描述。单片化槽越窄越好，例如在基材3a/3b的厚度为100微米且功能层1a/1b的总介电质厚度为3.5微米的情况下，单片化槽的宽度可以是约10微米。单片化槽10a和10b具有相同的形状(如管芯表面的平面所示)，从而它们能够以形成一个单独的开口区域的方式来相互对齐。

然后通过直接结合将晶圆结合。将上部晶圆2a翻转并与下部晶圆2b对齐，如图4所示。需要小心定位晶圆，从而单片化槽10a/10b基本对齐。如图4所示，使结合层7a/7b相互接触。优选实施退火步骤以形成牢固的结合。本文未给出该直接结合步骤的细节，因为这些技术是本领域技术人员已知的。

当结合形成后，得到了图4所示的两晶圆组件，对齐的单片化槽10a/10b沿着堆叠的管芯2a和2b的周界形成一个开口区域。结合步骤之前所制作的单片化槽10a/10b是指本发明的权利要求中所描述的方法所制作的中间单片化槽。因此，当管芯堆叠体包括多于两个的管芯时，中间单片化槽形成单片化槽对齐的堆叠体，直接结合表面中形成的各对单片化槽形成上述的单个开口区域。

回到附图中所示的实施方式，直接结合步骤后得到的组件在之后被薄化，从而移除了上部晶圆的半导体基材3a的一部分，通常使该基材的厚度减少至低于50微米。该薄化步骤的结果示于图5。

之后形成半导体连接通孔(TSV)15/16/17，如图6所示。TSV由本领域已知的方法形成。优选在其中使用光刻+蚀刻步骤来形成贯穿上部基材3a并到达接触部6a和/或6b的开口。将介电质隔离层(也称作内衬)14顺应性地沉积在开口的侧壁以及上部基板3a的顶部表面上，之后将晶种层(如果需要，还有阻隔层)沉积在开口内，并通过电镀合适的金属(优选铜)来填充开口，然后实施平面化步骤(例如化学机械抛光步骤(CMP))。TSV将堆叠体的两个管芯2a/2b的金属接触部6a/6b相互连接。在附图所示的示例性方式中，通过一对TSV 15/16和具有两种不同直径的TSV 17来完成所述连接。通过在TSV的顶部形成互连部(可通过镶嵌处理来获得)而完成了晶圆堆叠体，互连部18被嵌入介电质层19内，所述介电质层还包括朝向接触垫21的连接部20。接触结构22(例如凸起或支柱)最终形成在接触垫21上。层23(包括互连部18，介电质层14/19，连接部20，接触垫21，凸起或支柱22)是所附权利要求中所述的“顶层”的一个实施方式。制作这种顶层23的工艺是本领域已知的，并且不在本文中详细描述。介电质层14/19仅是“顶层”的介电质部分的一个示例，不一定包括内衬14(例如，在沉积顶层23的介电质层之前，可首先将衬底从上部表面移除)。

根据本发明，上部单片化槽25形成于晶圆堆叠体的顶层23中的介电质层14/19，如图7a和7b所示。该上部单片化槽25与结合前制作的第一和第二单片化槽10a/10b具有相同的形状，并优选具有相同的宽度。上部单片化槽25与之前制作的单片化槽10a/10b对齐。优选通过光刻+各向异性蚀刻步骤制作上部单片化槽25，直至到达薄化的上部基材3a的材料。在完成接触凸起或支柱22后制作上部单片化槽25。这可通过在支柱22的顶部制作光刻掩模24(优选为抗蚀掩模)来实现，如图7a所示。在蚀刻步骤后，可将光刻掩模剥离，如图7b所示。或者，可保留掩模并在后续的工序中剥离，正如本说明书的后文所解释的那样。

然后，穿过由对齐的单片化槽所限定的区域中的基材3a/3b通过蚀刻来实施管芯堆叠体的实际单片化。实现该过程的第一实施方式示于图8-11。图7b所示的晶圆堆叠体可被翻转并粘接于背磨胶带30(参照图8)，使凸起或支柱22嵌入胶带并使下部基材3a朝上。在晶圆堆叠体被紧密地粘接于背磨胶带30的状态下通过本领域已知的背磨步骤将基材3a薄化，参照图9。然后将薄化的晶圆堆叠体转移至切割胶带31，参照图10，并且将背磨胶带30移除。粘接于切割胶带31的同时，穿过基材3a和3b通过各向异性蚀刻来完成从堆叠体到分离的管芯堆叠体的单片化，从而除去与单片化槽10a/10b/25对齐的这些基材的材料。用于蚀刻半导体材料的蚀刻工艺是高度各向异性的，从而仅必要性地将分别与堆叠的对齐的单片化槽对齐的半导体基材3a和3b的区域35a和35b中的半导体材料移除。同时，蚀刻工艺必须是高度各向异性的和/或对FEOL/BEOL部分4a/4b、再分配层5a/5b、结合层7a/7b和介电质层14/19的材料具有选择性的，从而这些层中，除了与之前形成的单片化槽10a/10b相对应的区域之外，没有或仅有很少的材料被移除。换言之，单片化槽25/10a/10b的形状和尺寸决定了半导体材料从与单片化槽相对应的窄区域的移除。这意味着从区域35a/35b移除基材材料之前不需要涂布光刻掩模。这使得管芯堆叠体被单片化并形成了单片化的3D管芯26，如图11所示。当基材3a/3b是硅基材时，用于移除与单片化槽对齐的区域35a/35b中的基材材料的蚀刻工艺是本领域已知的等离子体硅蚀刻。优选的等离子体蚀刻工艺采用基于C₄F₈/SF₆的蚀刻化学品，以及交替的Si蚀刻和聚合物沉积循环(所谓的博世工艺(Bosch process))。可进一步通过例如选取和放置方法(pick and place method)对3D管芯26进行操作。

图7b所示情况之后完成晶圆堆叠体的单片化的方法的另一个实施方式示于图12-14。根据该实施方式，在晶圆堆叠体自身之上对基材3a/3b进行蚀刻，即不首先将堆叠体转移至背磨胶带。这示于图12：按照之前形成的单片化槽25/10a/10b对基材进行各向异性蚀刻，即，通过与图10和11所描述的蚀刻工艺类似的工艺实施蚀刻，直至在底部基材3b中达到给定的深度b。然后，将晶圆堆叠体粘接于背磨胶带30(图13)，将部分蚀刻后的基材3b薄化直至到达蚀刻后的部分，从而完成单片化并形成分离的3D管芯，参见图14。在转移至切割胶带后(形成与图11所示的相同的情况)，3D管芯26可再次用于选取和放置方法。

根据一种实施方式，在对由单片化槽限定的区域35a/35b中的基材进行蚀刻之前，用于制作上部单片化槽25的光刻掩模24(参见图7a)未被剥离，而是在由穿过基材3a/3b的蚀刻完成切割后进行剥离。掩模24能够在基材3a/3b的蚀刻过程中对顶层23提供额外的保护。将掩模24保持在堆叠体上，直到图8-11和12-14分别所示的单片化变化形式均能实现单片化之后。在第一种情况下，优选在单片化的管芯堆叠体仍位于切割胶带31上时将抗蚀层剥离。在第二种情况下，可在向下蚀刻至图12的深度b后将抗蚀层剥离，或者可在单片化的管芯堆叠体上剥离抗蚀层。

根据本发明，通过在晶圆堆叠体上实施单个蚀刻步骤可实现管芯堆叠体从晶圆堆叠体的分离，所述蚀刻步骤用于对与单片化槽相对应的区域35a/35b中的基材3a/3b进行蚀刻。单个蚀刻步骤是指：使用单个蚀刻工具实施且不从工具移除堆叠体的工序。这种简化是因为在结合之前已经在承载管芯的晶圆上制作了中间单片化槽10a/10b。因此，在单片化工序中不必将堆叠体从一个蚀刻工具转移至另一蚀刻工具。一旦形成了堆叠体，则能够以高产量快速实施单片化。

单片化槽10a和10b不需要100％完美地对齐，原因在于少量的错位不会妨碍与单片化槽对齐的半导体材料35a/35b的各向异性蚀刻。另外，只要能够使单片化槽相互对齐，则允许单片化槽的宽度或其他维度存在少许差异。

图15说明了如何根据本发明将该方法用于多于两个晶圆的堆叠体的单片化。在所示实施方式中，各自具有两个晶圆的两个堆叠体被结合在一起，以形成4晶圆堆叠体。所要结合的两个2-晶圆堆叠体的相向的面具有功能层49a/49b，其中包括层50a/50b，例如可以是单介电质层。功能层49a/49b还包括直接结合层51a/51b。例如，层50a/50b可以是硅氮化物层，其作为形成防止Cu扩散的屏障的钝化层起作用，且51a/51b均为硅氧化物层或聚合物层，或者一个为氧化层，另一个为聚合物层。在另一个示例中，层50a/50b是硅氧化物层且51a/51b是SiCN层，其作为结合层起作用且同时形成防止Cu扩散的屏障。以上述方式制作中间单片化槽52a/52b，即，移除沿着管芯周界的窄区域中的功能层部分49a/49b中的材料。然后，通过使直接结合层51a/51b相互接触来将两个堆叠体结合，优选在之后实施退火步骤。在TSV完成后，该情况中是一组具有不同直径的将四个管芯互连的TSV 53(具有衬底，但是图中未示出)完成后，以及在制造了顶层23并制作了上部单片化槽25后，可通过蚀刻四个晶圆的半导体基材的单个步骤将4-晶圆堆叠体切割，与上述两晶圆情况中的方式相同。

图16a是晶圆上多个管芯2的图像，这种情况示出了四个相邻管芯2所占区域内部的单片化槽10的位置。管芯优选具有本领域已知的管芯密封圈40。根据一种优选实施方式，单片化槽以密封圈40为中心进行环绕，即，与密封圈相距固定的距离向外偏移。由于单片化槽10的宽度可以是微米级的(例如，基于基材3a/3b的厚度，为5-15微米)，与需要在管芯间保留更大的面积作为切割槽的标准切割技术相比，使用本发明的方法时在晶圆表面的损失方面可获得重要的益处。通过减少相邻的单片化槽之间的距离c，晶圆表面的利用率可被进一步优化，直到每个管芯没有单独的单片化槽，而是单片化槽与管芯之间的边界11重叠。这种类型的一个优选实施方式示于图16b，其中单片化槽的边(角部除外)与两个相邻管芯之间的边界重叠，且单片化槽的每条边由两个相邻管芯共用。该实施方式中，当完成单片化后，晶圆堆叠体中仅有窄柱体41残留。或者，通过对此适当地设计光刻掩模(即，将柱体41包括在单片化槽的图案内)，可在中间单片化槽10的蚀刻过程中移除与这些柱体对应的区域。优选通过设计用于蚀刻中间槽的光刻掩模，以给定的半径(取决于单片化槽内的表面积)仔细设计中间单片化槽10的弧形角部。弧形角部会使单片化的晶片堆叠体中形成的应力最小化。本发明的方法由于能够设计这些弧形角部而具有优势，而使用例如刀片切割的传统切割技术时则无法形成弧形角部。除了矩形形状的管芯之外，管芯还可以是任意多边形的形式。本发明的另一优势在于，管芯的表面区域的形状不局限于矩形或方形。由于能够调整单片化槽的形状而使其与管芯区域的形状相适应，所以能够形成任意多边形。

如上所述，直接结合层可以是适合于该目的的几种已知类型的介电层中的任一种，例如氧化物层或可感光成像的聚合物胶水层。两个结合表面上涂布的结合层可相同(例如氧化物-氧化物结合)或不同(例如氧化物-聚合物)。本领域中已知可感光成像的聚合物胶水层是这种类型。当本发明的方法使用后者时，在以下方面可能与上述工艺顺序存在区别。优选在制作聚合物层之前首先在功能层中形成中间单片化槽，然后在沉积该聚合物层后单独在聚合物层中形成单片化槽。根据图3-6的实施方式，但是其中层7a/7b是可感光成像的聚合物层(此处参照管芯2a进行描述，也可参照相对的管芯2b)，中间切割槽10a首先在由FEOL/BEOL部分4a和再分配层5a构成的堆叠体中形成。然后涂布聚合物结合层，即，也在中间单片化槽10a中涂布。之后可仅通过光刻(即，穿过掩模照射并显影/剥离聚合物)，利用聚合物的光刻特性从中间单片化槽中移除聚合物。或者，通过适于蚀刻聚合物的蚀刻工艺采用光刻+干式蚀刻从中间切割槽移除聚合物，其中使用与穿过4a和5a部分的蚀刻中相同的光刻掩模。基于聚合物的直接结合的情况下，本发明的方法的其他特性与上述采用氧化物-氧化物结合的实施方式相同。

虽然已经通过附图和上述描述详细地阐述和说明了本发明，但应认为这些阐述和说明是说明性或示例性的，而非限制性的。本领域技术人员在实施要求保护的本发明的过程中，通过研究附图、公开内容以及所附权利要求书，可以理解和实现公开的实施方式的其它各种变化形式。在权利要求中，术语“包括”并不排除其它要素或步骤，不定冠词“一种”或“一个”并不排除多个。事实上，互不相同的从属权利要求中所述的某些测量并不表示这些测量的组合不能用于获益。权利要求书中的任何引用符号不应理解为限制本发明的范围。

上述说明详细描述了本发明的某些实施方式。但是，应理解，无论上文中进行了多么详细的描述，本发明可以多种方式实施，因此并不限于公开的实施方式。应注意，当描述本发明某些特征或方面时特定术语的使用不应理解为表示该术语在此被重新限定为局限于包括与该术语相关的本发明特点或方面的任何特定特征。

除非具体说明，否则关于另一层或基材“上”的层的存在、沉积或形成的描述包括

·所述层直接(即，物理接触)存在、形成或沉积于所述其它层或基材，和

·所述层存在、形成或沉积于所述层和所述其它层或基材之间的一个中间层或中间层堆叠体。