测试结构及利用该测试结构监测探针针痕偏移的方法与流程

本发明涉及集成电路测试技术领域，尤其涉及一种测试结构及利用该测试结构监测探针针痕偏移的方法。

背景技术：

随着对集成电路低单位面积成本的追求和特殊功能结构的需要，逐渐出现了CUP(circuit under pad，即在焊盘下放置电路)结构设计。该结构设计是将MOS晶体管等有源器件放置于焊盘(bond pad)下以达到节省面积的目的，常见的做法例如将ESD电路(即静电防护电路)放置于IO pad(即输入输出垫)下以提高芯片集成度。对于这种结构，由于测试时扎针或者键合产生的应力，很容易引起CUP的电性参数(如阈值电压、饱和漏电流)漂移，故会导致测试稳定性变差。

对于WAT(晶圆可接收测试)，为了精确测量MOS晶体管的电性参数，需要尽量避免CUP结构带来的不可预知的误差。其中最重要的一点，是需要监测WAT扎针针痕位置，避免针痕偏移而引起的测试问题。

目前还没有实时监测WAT针痕偏移的相关设计。所有的针痕位置的检查均由人工操作完成，存在人为判断差异，没有系统管控，不能及时发现问题。

技术实现要素：

鉴于上述技术问题，本发明提出一种测试结构及利用该测试结构监测探针针痕偏移的方法，用来实时监测WAT过程中探针针脚偏移情况，降低人工管控所存在的风险。

本发明解决上述技术问题的主要技术方案为：

一种测试结构，应用于晶圆可接收测试，所述测试结构设置于晶圆中，所述晶圆包括多层金属层，所述测试结构包括多个金属焊盘和多个有源器件，每个所述金属焊盘下方对应设置一个所述有源器件，以形成CUP结构；其中，

所有的所述CUP结构中所述有源器件的栅极通过第一连接线路并联接入一第一焊盘，源极通过第二连接线路并联接入一第二焊盘，漏极通过第三连接线路并联接入一第三焊盘，衬底通过第四连接线路并联接入一第四焊盘。

优选的，上述的测试结构，其中，所述金属焊盘的个数大于等于四，以使形成的所述CUP结构的个数大于等于四。

优选的，上述的测试结构，其中，所述有源器件为MOS晶体管。

优选的，上述的测试结构，其中，所有的所述CUP结构的金属布线设置于所述晶圆的同一金属层中；或者

所有的所述CUP结构的金属布线分散设置于所述晶圆的两层或两层以上不同的金属层中。

优选的，上述的测试结构，其中，所述第一焊盘至所述第四焊盘设置于所述晶圆的顶层金属层上，所述第一连接线路至所述第四连接线路通过所述CUP结构的金属布线与所述晶圆的各金属层连接形成。

优选的，上述的测试结构，其中，所述金属焊盘的材质为铝；和/或

所述第一焊盘至所述第四焊盘的材质为铝。

本发明还提供一种监测探针针痕偏移的方法，其中，基于上述的测试结构，所述方法包括：

提供一探针卡，所述探针卡上设置有多个探针；

将所述探针与所述第一至第四焊盘接触，以量测并联的所述有源器件的饱和电流；

将一监测统计单元与所述多个探针连接，当所述监测统计单元接收到的所述饱和电流小于阈值时，判断所述探针发生偏移。

优选的，上述的方法，其中，所述阈值为并联的所述有源器件的饱和电流阈值。

优选的，上述的方法，其中，所述探针的个数与所述金属焊盘的个数相同。

优选的，上述的方法，其中，所述监测统计单元为统计过程控制系统。

上述技术方案具有如下优点或有益效果：

本发明的测试结构是在常规的WAT(晶圆可接受测试)中引入一条新的测试结构，其结构和制程工艺均与现行晶圆产品一致，无需额外的工序；本发明的监测方法可以对WAT过程中探针针脚偏移量进行量化，降低人工目检的误差，实现实时监测探针针脚的偏移情况，且该方法简单易行，成本较低。

附图说明

参考所附附图，以更加充分地描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1是实施例一的测试结构中一个CUP结构的俯视图；

图2是图1的CUP结构的放大示意图；

图3是图2沿A-A线的剖视图；

图4是实施例二中监测到的饱和电流示意图；

图5是实施例二中NMOS在不同针压下的ID-VG曲线图；

图6是实施例二中NMOS在不同针痕下的ID-VG曲线图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

需要说明的是，在不冲突的前提下，以下描述的技术方案和技术方案中的技术特征可以相互组合。

实施例一

本实施例提供一种测试结构，应用于晶圆可接收测试(Wafer Acceptance Test，简称WAT)，该测试结构设置于晶圆中，晶圆包括多层金属层，该测试结构包括多个金属焊盘和多个有源器件，一个金属焊盘下方设置一个有源器件，以形成一个CUP(Circuit Under Pad，即在焊盘下方放置电路)结构；

其中，所有的CUP结构中的有源器件的栅极通过第一连接线路并联接入一第一焊盘，源极通过第二连接线路并联接入一第二焊盘，漏极通过第三连接线路并联接入一第三焊盘，衬底通过第四连接线路并联接入一第四焊盘。

具体的，参照图1一个CUP结构的俯视图和图2的放大示意图所示，焊盘1下方设置有一个有源器件2以形成CUP结构，该有源器件可以为MOS晶体管，例如以NMOS管为例进行说明。该NMOS管2包括栅极21及设置在栅极21上用于将栅极21引出的栅极接触孔210、源极22及设置在源极22上用于将源极22引出的源极接触孔220、漏极23及设置在漏极23上用于将漏极23引出的漏极接触孔230以及衬底24。因本实施例示例为NMOS管，因此衬底24为形成在P-阱区(P-well)中的P+阱区，源极22和漏极23分别为形成在P-阱区(P-well)中的N+阱区。

进一步的，作为一个优选的实施方式，CUP结构的金属布线可设置于晶圆的任意一层金属层中。如图3所示，该CUP结构的金属布线设置于晶圆的第一金属层M1中(图中仅标示出第一金属层M1，因在图3中CUP结构的金属布线与第一金属层M1重叠，该第一金属层M1也可视为该CUP结构的金属布线层)，栅极21通过栅极接触孔210引出，并通过该CUP结构的金属布线层(以图3为例即第一金属层M1)与晶圆的各金属层实现连接。具体的，在第一金属层M1与顶层金属层TM之间包括第二金属层M2、第三金属层M3、第四金属层M4和第五金属层M5，在每两层金属层之间还设置有用于连接的通孔层(以图3为例即第一通孔层V1、第二通孔层V2、第三通孔层V3、第四通孔层V4和顶层通孔层TV)。在图3所示的结构中，栅极21与第一焊盘21’之间的的第一连接线路即为第一金属层M1-第一通孔层V1-第二金属层M2-第二通孔层V2-…-顶层通孔层TV-顶层金属层TM组成的连接线路。需要注意的是，图3中以6层金属层(M1、M2、M3、M4、M5、TM)以及与6层金属层配合对应的5层通孔层(V1、V2、V3、V4、TV)为例进行展示，其不应视为对本发明的限制。

类似的，在该CUP结构中，源极22通过源极接触孔220引出，并通过该CUP结构的金属布线层(以图3为例即第一金属层M1)与晶圆的各金属层实现连接。在图3所示的结构中，源极22与第二焊盘22’之间的第二连接线路即为第一金属层M1-第一通孔层V1-第二金属层M2-第二通孔层V2-…-顶层通孔层TV-顶层金属层TM组成的连接线路。

类似的，在该CUP结构中，漏极23通过源极接触孔230引出，并通过该CUP结构的金属布线层(以图3为例即第一金属层M1)与晶圆的各金属层实现连接。同样的，衬底24通过衬底接触孔240引出，并通过该CUP结构的金属布线层(以图3为例即第一金属层M1)与晶圆的各金属层实现连接，其具体制程工艺与现有工艺一致，因此不再赘述。

进一步的，在本实施例的测试结构中，其余的CUP结构中的栅极、源极、漏极、衬底均可通过与上述的CUP结构同样的方式接入第一焊盘21’至第四焊盘24’。这样既可实现所有的CUP结构中有源器件(本实施例以NMOS管为例进行的说明)的栅极21并联接入第一焊盘21’，源极22并联接入第二焊盘22’，漏极23并联接入第三焊盘23’，衬底24并联接入第四焊盘24’。

需要注意的是，因图3所示的CUP结构的金属布线设置于晶圆的第一金属层M1中，因此上述的第一连接线路至第四连接线路即为由第一金属层M1(即该CUP结构的金属布线层)-第一通孔层V1-第二金属层M2-第二通孔层V2-…-顶层通孔层TV-顶层金属层TM组成的连接线路；在实际生产中，该CUP结构的金属布线可设置于晶圆的任意一层金属层中，例如设置在图3所示的第三金属层M3中(则第三金属层M3即可视为CUP结构的金属布线层)，此时，第一连接线路至第四连接线路即为由第一金属层M1-第一通孔层V1-第二金属层M2-第二通孔层V2-第三金属层M3(即该CUP结构的金属布线层)-第三通孔层V3-第四金属层M4-第四通孔层V4-…-顶层金属层TM组成的连接线路。另外，不同的CUP结构的金属布线可统一设置于晶圆的同一金属层中，或者也可分散地设置于晶圆的不同金属层中，均采用上述的连接方式通过各自的第一至第四连接线路并联接入第一焊盘21’至第四焊盘24’。

进一步的，在图3所示的结构中，上面一个虚线框框出的结构即为晶圆上堆叠的金属层(M1～TM)和通孔层(V1～TV)，下面一个虚线框框出的结构即为一个CUP结构，但并未标示出CUP结构中的金属焊盘，重点在于标示CUP结构中有源器件(NMOS)的各区域(栅极21、源极22、漏极23、衬底24)与第一至第四焊盘(第一焊盘21’、第二焊盘22’、第三焊盘23’、第四焊盘24’)的连接关系。

基于上述的技术方案，作为一个优选的实施方式，本实施例中测试结构的金属焊盘的数量大于等于四个，也即形成的CUP结构的个数大于等于四个，例如为四个，五个，六个，七个。其中，金属焊盘以及第一至第四焊盘均可采用铝制焊盘。

本实施例的测试结构是在常规的晶圆可接受测试(WAT)中引入的一条新的测试结构，其与晶圆可接收测试中的产品结构一致，无需额外的工序。

实施例二

本实施例提供一种包括上述测试机构的监测探针针痕偏移的系统以及方法，该系统还包括：

多个探针，分别与第一至第四焊盘接触，用以量测并联的有源器件的饱和电流；

监测统计单元，与该多个探针连接，用以接收并根据饱和电流判断探针的针痕偏移情况。

作为一个优选的实施方式，在本实施例中同样以NMOS管为例进行说明。该监测统计单元为统计过程控制系统(SPC系统)。通过该SPC系统，可以实时监测并联的有源器件的饱和电流(IDS)，通过监测到的饱和电流实时地判断探针的针痕偏移情况。

基于上述的技术方案，本实施例的监测探针针痕偏移的方法具体包括：

提供一探针卡，探针卡上设置有多个探针；

将该多个探针分别与第一焊盘至第四焊盘接触，用以量测并联的有源器件的饱和电流；

将一监测统计单元与多个探针连接，当监测统计单元接收到的饱和电流小于阈值时，判断探针发生偏移。

如图4所示，为利用SPC系统监测到的饱和电流示意图。当探针针痕没有发生偏移的时候，饱和电流在阈值(即图中间的水平线)上下轻微浮动，此时即表示探针扎针准确，可以用来进行WAT测试，即实现精确测试CUP结构的有源器件的电性参数；而当监测到的饱和电流出现偏差(例如大于或小于实际阈值)时，可以判断此时探针扎针出现失误(该失误可能是因为扎针用力过度，也可能是因为扎针位置不准确，或者其他失误情况，在下文中将详细阐述)，导致针痕偏移，此时可重新进行扎针，直到饱和电流回复正常值，再进行WAT测试。

本实施例通过SPC系统的管控监测，通过量测NMOS的饱和电流(IDS)来掌握探针的针痕位置，从而监控探针卡针脚水平度，保证测试数据稳定性。

在本实施例中，对于CUP结构中的有源器件，其电性参数受扎针应力影响而发生漂移。当针痕位于不同位置，使用不同的针压，都会导致沟道载流子迁移率变化，从而引起饱和电流的变化。

例如参照图5所示，有源器件(以NMOS为例)在不同针压下的电流-电压(ID-VG)曲线。在同一个方位(焊盘的中心位置)的不同针压下，源漏极电流(ID)随着针压增大而变大越大，下压距离为45μm和55μm的两条曲线几乎重叠，但下压距离为55μm时源漏极电流在数值上略大一些，在图上表现为上面一条曲线；而下压距离为35μm时源漏极电流在数值上稍小一些，在图上表现为下面一条曲线，这些细微的变化通过SPC系统可以精确地体现出现，从而监测到偏移情况。

如图6所示，为NMOS在不同针痕下的ID-VG曲线。在相同下压距离下，针痕的偏移对源漏极电流产生的影响。针痕在焊盘的中心位置时源漏极电流(ID)曲线在图中表现为上面一条曲线，而当针痕发生偏移(不管是向上偏移、向下偏移或者向其他方向偏移)，监测到的源漏极电流都会偏小，表现为下面一条曲线。结合SPC系统的管控监测，即可清晰地获知探针针痕的偏移情况。

本实施例的监测探针针痕偏移的方法，通过量测每个方位的有源器件的饱和电流(IDS)可以掌握探针卡的针痕位置，从而监控探针卡针脚水平度，保证测试数据稳定性。

综上所述，本发明的测试结构及利用该测试结构监测探针针痕偏移的方法，应用于晶圆可接收测试(WAT)，具体是用作WAT过程中的探针针痕偏移监测，因此该测试结构是在常规的WAT(晶圆可接受测试)中引入的一条新的测试结构，其焊盘数目N(N>＝4)与要监测的探针卡针脚数目一致(具体的N>＝4)，通过在每个焊盘下面放置一个有源器件，将N个有源器件的栅极、源极、漏极和衬底并联起来分别接入4个不同的焊盘(第一焊盘至第四焊盘)，后续通过量测焊盘下面不同位置的有源器件的饱和电流，即可实现实时监测探针针脚的偏移情况，从而实时排除扎针位置的影响，最终实现精确测量有源器件的电性参数。

以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。