本发明涉及半导体技术领域，具体而言涉及一种用于高压器件的静电保护单元及其制作方法、电子装置。
背景技术：
静电放电现象是半导体器件或电路在制造、生产、组装、测试、存放、搬运等的过程中一种常见的现象，其所带来的过量电荷，会在极短的时间内经由集成电路的I/O接脚传入集成电路中，而破坏集成电路的内部电路。为了解决此问题，厂商通常在内部电路与I/O接脚之间设置一个保护电路，该保护电路必须在静电放电的脉冲电流未到达内部电路之前先行启动，以迅速地消除过高的电压，进而减少ESD(静电放电)现象所导致的破坏。
电源管理IC(集成电路)、驱动IC和自动IC在日常应用中起重要作用，高压ESD保护对于这些IC器件也越来越重要，但是这些高压IC器件由于本身固有的静电应力承受能力弱而导致较差的静电放电性能(ESD robustness)。电源管理IC(集成电路)、驱动IC和自动IC还发生电源电压翻转，因此需要为其设置专门的ESD钳制保护结构，因为地电压(VSS)和电源电压(VCC)在钳制中总是正向导通二极管。
此外，IC中的高压管脚还对闩锁效应敏感，当IC供电进行应力ESD测试时，如果ESD钳制保护器件的维持电压低于供电电压，则完成ESD测试后，ESD钳制元件将一直打开，这会导致大电流从而使高压IC器件损坏。
因此，有必要提出一种的用于高压器件的静电保护单元及其制作方法、电子装置，以解决上述问题。
技术实现要素：
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种用于高压器件的静电保护单元，其包括：半导体衬底，所述半导体衬底具有第一导电类型；在所述半导体衬底上形成有第一埋层，所述第一埋层具有第二导电类型；在所述第一埋层上形成有第一外延层，所述第一外延层具有第二导电类型；在所述第一外延层中形成有多个第一阱区，所述第一阱区具有第一导电类型；在每个所述第一阱区中形成有P+掺杂区和N+掺杂区，所述P+掺杂区和N+掺杂区形成二极管元件，所述P+掺杂区用作所述二极管元件的阳极，所述N+掺杂区用作所述二极管元件的阴极；多个所述二极管元件相互串联并且相邻的所述二极管元件反向相接，相互串联的所述二极管元件中的第一个所述二极管元件的阳极与电源电压连接，最后一个所述二极管元件的阴极与地电压连接。
进一步地，在每个所述第一阱区中，在所述P+掺杂区和所述N+掺杂区之间还形成有隔离结构，以隔离所述P+掺杂区和所述N+掺杂区。
进一步地，在每个所述第一阱区中形成有一个P+掺杂区，在所述P+掺杂区中形成有多个所述隔离结构和多个所述N+掺杂区，每个所述隔离结构包围一个所述N+掺杂区，以使所述N+掺杂区与所述P+掺杂区隔离。
进一步地，在每个所述第一阱区中形成一个N+掺杂区，在所述N+掺杂区中形成有多个所述隔离结构和多个P+掺杂区，每个所述隔离结构包围一个所述P+掺杂区，以使所述P+掺杂区与所述N+掺杂区隔离。
进一步地，在每个所述第一阱区中，所述P+掺杂区和所述N+掺杂区之间由所述第一阱区的部分区域隔开。
进一步地，所述P+掺杂区和所述N+掺杂区包括多个指状部，所述P+掺杂区的多个所述指状部和所述N+掺杂区的多个所述指状部交替布置。
进一步地，在所述第一阱区的表面上对应于所述P+掺杂区和所述N+掺杂区之间区域的位置处形成有多晶硅层。
进一步地，所述多晶硅层通过金属线浮接。
进一步地，还包括位于所述多个二极管元件周围的保护环，所述保护环包括：在所述半导体衬底上环绕所述第一埋层设置的第二埋层，所述第二埋层具有第一导电类型；在所述第二埋层上形成的环绕所述第一外延层的第二外延层，所述第二外延层具有第一导电类型；在所述第二外延层中形成的环绕多个所述第一阱区设置的第二阱区，所述第二阱区具有第一导电类型；在所述第二阱区中形成的环绕多个所述第一阱区设置的P+掺杂区。
进一步地，所述保护环的P+掺杂区与地电压连接。
进一步地，所述第一导电类型为P型，所述第二导电类型为N型。
本发明提出的用于高压器件的静电保护单元，通过设置六个彼此反接串联的二极管结构实现较高的维持电压以及电源电压和地电压之间的钳制，并且没有骤回现象，并且通过将二极管结构形成在P阱中，可以实现翻转电压保护。进一步地，本实施例的静电保护单元由于具有更大的ESD电流承载能力，因此对于相同面积的保护单元其可以更好地避免因反转导通电阻R过大导致发热损坏PN结的问题，提高了该静电保护单元的性能。
本发明一方面提供一种用于高压器件的静电保护单元的制作方法，其包括：提供半导体衬底，所述半导体衬底具有第一导电类型；在所述半导体衬底上形成第一埋层，所述第一埋层具有第二导电类型；在所述第一埋层上形成第一外延层，所述第一外延层具有第二导电类型；在所述第一外延层中形成多个第一阱区，所述第一阱区具有第一导电类型；在每个所述第一阱区中形成P+掺杂区和N+掺杂区，所述P+掺杂区和N+掺杂区形成二极管元件，所述P+掺杂区用作所述二极管元件的阳极，所述N+掺杂区用作所述二极管元件的阴极；使多个所述二极管元件中的第一个所述二极管元件的阳极与电源电压连接，最后一个所述二极管元件的阴极与地电压连接，并且使相邻的所述二极管元件反向相接。
进一步地，还包括：在每个所述第一阱区中，在所述P+掺杂区和所述N+掺杂区之间形成隔离结构，以隔离所述P+掺杂区和所述N+掺杂区。
进一步地，在每个所述第一阱区中形成一个P+掺杂区，在所述P+掺杂区中形成多个所述隔离结构和多个所述N+掺杂区，每个所述隔离结构包围一个所述N+掺杂区，以使所述N+掺杂区与所述P+掺杂区隔离。
进一步地，在每个所述第一阱区中形成一个N+掺杂区，在所述N+掺杂区中形成多个所述隔离结构和多个P+掺杂区，每个所述隔离结构包围一个所述P+掺杂区，以使所述P+掺杂区与所述N+掺杂区隔离。
进一步地，在每个所述第一阱区中，所述P+掺杂区和所述N+掺杂区之间由所述第一的阱区的部分区域隔开。
进一步地，所述P+掺杂区和所述N+掺杂区包括多个指状部，所述P+掺杂区和所述N+掺杂区的多个所述指状部交替布置。
进一步地，在形成所述P+掺杂区和所述N+掺杂区之前还包括：在所述第一阱区的表面上对应于待形成的所述P+掺杂区和所述N+掺杂区之间区域的位置处形成多晶硅层。
进一步地，所述多晶硅层通过金属线浮接。
进一步地，还包括形成位于所述多个二极管元件周围的保护环，所述保护环包括：在所述半导体衬底上环绕所述第一埋层设置的第二埋层，所述第二埋层具有第一导电类型；在所述第二埋层上形成的环绕所述第一外延层的第二外延层，所述第二外延层具有第一导电类型；在所述第二外延层中形成的环绕多个所述第一阱区设置的第二阱区，所述第二阱区具有第一导电类型；在所述第二阱区中形成的环绕多个所述第一阱区设置的P+掺杂区。
进一步地，所述保护环的P+掺杂区与地电压连接。
进一步地，所述第一导电类型为P型，所述第二导电类型为N型。
本发明提出的静电保护单元的制作方法通过设置六个彼此反接串联的二极管结构实现较高的维持电压以及电源电压和地电压之间的钳制，并且没有骤回现象，并且通过将二极管结构形成在P阱中，可以实现翻转电压保护。此外，本发明的静电保护单元的制作方法与BCD工艺(Bipolar-CMOS-DMOS)兼容，成本较低。
本发明再一方面提供一种电子装置，其包括本发明提出的上述用于高压器件的静电保护单元以及与所述用于高压器件的静电保护电路连接的电子组件。
本发明提出的电子装置，由于其具有的用于高压器件的静电保护单元具有更好的静电保护性能，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了根据本发明一实施方式的静电保护单元的结构示意图；
图2示出了图1所示静电保护单元中二极管元件的示意性版图；
图3示出了根据本发明另一实施方式的静电保护单元的结构示意图；
图4示出了图3所示静电保护单元中二极管元件的示意性版图；
图5示出了根据本发明一实施方式的静电保护单元的制作方法的步骤流程图；
图6示出了根据本发明一实施方式的电子装置的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
图1示出了根据本发明一实施方式的静电保护单元的结构示意图；图2示出了图1所示静电保护单元中二极管元件的示意性版图。
请参照图1，本实施例的用于高压器件的静电保护单元包括六个二极管结构11a～11f，该六个二极管结构形成在半导体衬底10上，半导体衬底10具有第一导电类型。示例性地在本实施例中，为半导体衬底的导电类型为P型。每个二极管结构包括用作阳极的P+掺杂区和用作阴极的N+掺杂区。每个二极管结构的P+掺杂区和N+掺杂区设置在一个对应第一阱区12a～12f中，并在每个第一阱区12a～12f中，在P+掺杂区和N+掺杂区之间形成有隔离结构14，隔离结构14示例性地为STI(浅沟槽隔离结构)，用于隔离P+掺杂区和N+掺杂区。第一阱区12a～12f具有第一导电类型，示例性地，第一阱区12a～12f的导电类型为P型。第一阱区12a～12f形成在第一外延层16中，第一外延层16具有第二导电类型，第二导电类型与第一导电类型相反，示例性地，在本实施例中，第一外延层16导电类型为N型。第一外延层16形成在第一埋层18之上，第一埋层18具有第二导电类型，示例性地第一埋层18为N型。第一埋层18形成在半导体衬底10之上。
该6个二极管结构依次反接串联，即前一个二极管结构的P+掺杂区与后一个二极管结构的P+掺杂区连接，或者前一个二极管结构的N+掺杂区与后一个二极管结构的N+掺杂区连接。如图1所示，该六个二极管结构中的第一个二极管结构11a的阳极与电源正极VCC连接，阴极与第二个二极管结构11b的阴极连接，其后各二极管如前所述依次反接串联，最后一个二极管结构11f的阳极与地电压GND连接。即，从电源正极VCC至地电压GND的方向上，间隔布置三个正向设置(即，电源VCC施加电压时该二极管结构处于导通状态)的二极管结构和三个反向设置(即，电源VCC施加电压时该二极管结构处于截止状态)的二极管结构，通过该间隔布置三个正向设置的二极管结构和三个反向设置的二极管结构可以实现电源电压VCC与地电压GND之间钳制，并且这种结构可以实现较高的维持电压，例如当采用六个二极管结构时，可以实现高于30V的维持电压，这样该静电保护单元的维持电压高于电源电压(示例性地为30v)，从而避免骤回问题(snapback)，并且也可避免在完成静电测试之后一直处于导通状态，从而防止电源电压(VCC)和地电压(GND)之间短路。
进一步地，在本实施例中，还设置有保护环结构包括环绕所述六个二极管结构设置的P+掺杂区，该P+掺杂区与地电压GND连接。该P+掺杂区形成在第二阱区13中，第二阱区13环绕第一阱区12a～12f设置。第二阱区13具有第一导电类型，示例性地为P型。第二阱区13形成在第二外延层15中，第二外延层15环绕第一外延层16设置。第二外延层15具有第一导电类型，示例性地为P型。第二外延层15形成在半导体衬底10之上，并且环绕第二埋层17之上，第二埋层17具有第一导电类型，示例性地为P型。由于设置有P+保护环，并且该保护环接地，因此如果发生电源电压翻转也可避免损坏器件，并且通过接地可以对多于电子进行收集，以防止栓锁问题，从而保护高压器件。
进一步地，在本实施例中，为了提高静电保护单元的放电能力，对二极管结构进行了优化，在本实施例中，二极管结构11a～11f采用如图2所示的结构，可以理解的是图2仅示出一个二极管结构的示意性版图用以进行说明。
如图2所示，在每个所述第一阱区12a～12f中形成有一个P+掺杂区，在所述P+掺杂区中形成有多个所述隔离结构14(示例性地为STI)和多个所述N+掺杂区，每个所述隔离结构包围一个所述N+掺杂区，以使所述N+掺杂区与所述P+掺杂区隔离。当然，在其它实施例中，也可以在每个所述第一阱区12a～12f中形成一个N+掺杂区，在所述N+掺杂区中形成有多个所述隔离结构和多个P+掺杂区，每个所述隔离结构包围一个所述P+掺杂区，以使所述P+掺杂区与所述N+掺杂区隔离。通过这样设置二极管结构，可以增加二极管结构的接触面积，从而增加其电流承受能力，提高静电保护单元能够承受的ESD电流。
本实施例的静电保护单元通过设置六个彼此反接串联的二极管结构实现较高的维持电压以及电源电压和地电压之间的钳制，并且没有骤回现象，并且通过将二极管结构形成在P阱中，可以实现翻转电压保护。
实施例二
图3示出了根据本发明另一实施方式的静电保护单元的结构示意图；图4示出了图3所示静电保护单元中二极管元件的示意性版图。
请参照图3，本实施例的用于高压器件的静电保护单元包括六个二极管结构21a～21f，该六个二极管结构形成在半导体衬底20上，半导体衬底20具有第一导电类型。示例性地在本实施例中，为半导体衬底的导电类型为P型。每个二极管结构包括用作阳极的P+掺杂区和用作阴极的N+掺杂区。每个二极管结构的P+掺杂区和N+掺杂区设置在一个对应第一阱区22a～22f中，并在每个第一阱区22a～22f中，在P+掺杂区和N+掺杂区之间通过第一阱区22a～22f的部分区域隔离，即在本实施例中，在P+掺杂区和N+掺杂区之间并没有设置隔离结构，这样当施加电压时，P+掺杂区和N+掺杂区不仅可以通过底面(或表面)进行导电，还可以通过侧面(即，第一阱区中位于P+掺杂区和N+掺杂区之间的区域)进行导电，大大提高了二极管结构的电流承载能力。在本实施例中，在第一阱区22a～22f的表面上，对应于P+掺杂区和N+掺杂区之间的区域的位置处还形成有多晶硅层24，通过该多晶硅层24可以在器件制作过程中不必在P+掺杂区和N+掺杂区之间形成隔离结构，从而增大二极管结构的电流承载能力，提高保护单元的保护能力。优选地，多晶硅层24通过金属线浮接。
与实施例一类似地，第一阱区22a～22f具有第一导电类型，示例性地，第一阱区22a～22f的导电类型为P型。第一阱区22a～22f形成在第一外延层26中，第一外延层26具有第二导电类型，第二导电类型与第一导电类型相反，示例性地，在本实施例中，第一外延层26导电类型为N型。第一外延层26形成在第一埋层28之上，第一埋层28具有第二导电类型，示例性地第一埋层28为N型。第一埋层28形成在半导体衬底20之上。
该6个二极管结构依次反接串联，即前一个二极管结构的P+掺杂区与后一个二极管结构的P+掺杂区连接，或者前一个二极管结构的N+掺杂区与后一个二极管结构的N+掺杂区连接。如图1所示，该六个二极管结构中的第一个二极管结构21a的阳极与电源正极VCC连接，阴极与第二个二极管结构21b的阴极连接，其后各二极管如前所述依次反接串联，最后一个二极管结构21f的阳极与地电压GND连接。即，从电源正极VCC至地电压GND的方向上，间隔布置三个正向设置(即，电源VCC施加电压时该二极管结构处于导通状态)的二极管结构和三个反向设置(即，电源VCC施加电压时该二极管结构处于截止状态)的二极管结构，通过该间隔布置三个正向设置的二极管结构和三个反向设置的二极管结构可以实现电源电压VCC与地电压GND之间钳制，并且这种结构可以实现较高的维持电压，例如当采用六个二极管结构时，可以实现高于30V的维持电压，这样该静电保护单元的维持电压高于电源电压(示例性地为30v)，从而避免骤回问题(snapback)，并且也可避免在完成静电测试之后一直处于导通状态，从而防止电源电压(VCC)和地电压(GND)之间短路。
进一步地，在本实施例中，还设置有保护环结构包括环绕所述六个二极管结构设置的P+掺杂区，该P+掺杂区与地电压GND连接。该P+掺杂区形成在第二阱区23中，第二阱区23环绕第一阱区22a～22f设置。第二阱区23具有第一导电类型，示例性地为P型。第二阱区23形成在第二外延层25中，第二外延层25环绕第一外延层26设置。第二外延层25具有第一导电类型，示例性地为P型。第二外延层25形成在半导体衬底20之上，并且环绕第二埋层27之上，第二埋层27具有第一导电类型，示例性地为P型。由于设置有P+保护环，并且该保护环接地，因此如果发生电源电压翻转也可避免损坏器件，并且通过接地可以对多于电子进行放电，以防止栓锁问题，从而保护高压器件。
进一步地，在本实施例中，为了提高静电保护单元的放电能力，对二极管结构进行了优化，在本实施例中，二极管结构21a～21f采用如图4所示的结构，可以理解的是图4仅示出一个二极管结构的示意性版图用以进行说明。如图4所示，所述P+掺杂区和所述N+掺杂区包括多个指状部，所述P+掺杂区和所述N+掺杂区的多个所述指状部交叉布置。通过这样设置二极管结构，可以增加二极管结构的接触面积，从而增加其电流承受能力，提高静电保护单元能够承受的ESD电流。
本实施例的静电保护单元通过设置六个彼此反接串联的二极管结构实现较高的维持电压以及电源电压和地电压之间的钳制，并且没有骤回现象，并且通过将二极管结构形成在P阱中，可以实现翻转电压保护。进一步地，本实施例的静电保护单元由于具有更大的ESD电流承载能力，因此对于相同面积的保护单元其可以更好地避免因反转导通电阻R过大导致发热损坏PN结的问题，提高了该静电保护单元的性能。
实施例三
图5示出了根据本发明第三实施例的静电保护单元的电路示意图。
请参照图5，本实施例的静电保护单元的制作方法包括：步骤501，提供半导体衬底，所述半导体衬底具有第一导电类型；步骤502，在所述半导体衬底上形成第一埋层，所述第一埋层具有第二导电类型；步骤503，在所述第一埋层上形成第一外延层，所述第一外延层具有第二导电类型；步骤504，在所述第一外延层中形成多个第一阱区，所述第一阱区具有第一导电类型；步骤505，在每个所述第一阱区中形成P+掺杂区和N+掺杂区，所述P+掺杂区和N+掺杂区形成二极管元件，所述P+掺杂区用作所述二极管元件的阳极，所述N+掺杂区用作所述二极管元件的阴极；步骤506，使多个所述二极管元件中的第一个所述二极管元件的阳极与电源电压连接，最后一个所述二极管元件的阴极与地电压连接，并且使相邻的所述二极管元件反向相接。
进一步地，还包括：在每个所述第一阱区中，在所述P+掺杂区和所述N+掺杂区之间形成隔离结构，以隔离所述P+掺杂区和所述N+掺杂区。
进一步地，在每个所述第一阱区中形成一个P+掺杂区，在所述P+掺杂区中形成多个所述隔离结构和多个所述N+掺杂区，每个所述隔离结构包围一个所述N+掺杂区，以使所述N+掺杂区与所述P+掺杂区隔离。
进一步地，在每个所述第一阱区中形成一个N+掺杂区，在所述N+掺杂区中形成多个所述隔离结构和多个P+掺杂区，每个所述隔离结构包围一个所述P+掺杂区，以使所述P+掺杂区与所述N+掺杂区隔离。
进一步地，在每个所述第一阱区中，所述P+掺杂区和所述N+掺杂区之间由所述第一的阱区的部分区域隔开。
进一步地，所述P+掺杂区和所述N+掺杂区包括多个指状部，所述P+掺杂区和所述N+掺杂区的多个所述指状部交叉布置。
进一步地，在形成所述P+掺杂区和所述N+掺杂区之前还包括：在所述第一阱区的表面上对应于待形成的所述P+掺杂区和所述N+掺杂区之间区域的位置处形成多晶硅层。
进一步地，所述多晶硅层通过金属线浮接。
进一步地，还包括形成位于所述多个二极管元件周围的保护环，所述保护环包括：
在所述半导体衬底上环绕所述第一埋层设置的第二埋层，所述第二埋层具有第一导电类型；在所述第二埋层上形成的环绕所述第一外延层的第二外延层，所述第二外延层具有第一导电类型；在所述第二外延层中形成的环绕多个所述第一阱区设置的第二阱区，所述第二阱区具有第一导电类型；在所述第二阱区中形成的环绕多个所述第一阱区设置的P+掺杂区。
进一步地，所述第一导电类型为P型，所述第二导电类型为N型。
本实施例的静电保护单元的制作方法，通过设置六个彼此反接串联的二极管结构实现较高的维持电压以及电源电压和地电压之间的钳制，并且没有骤回现象，并且通过将二极管结构形成在P阱中，可以实现翻转电压保护。此外，本实施例的静电保护单元的制作方法与BCD工艺(Bipolar-CMOS-DMOS)兼容，成本较低。
实施例四
本发明的再一个实施例提供一种电子装置，包括上述静电保护单元以及与所述静电保护单元连接的电子组件。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图6示出手机的示例。手机600的外部设置有包括在外壳601中的显示部分602、操作按钮603、外部连接端口604、扬声器605、话筒606等。
本发明实施例的电子装置，由于其具有的静电保护单元具有更好的性能，因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。