1.发明领域
本发明涉及半导体技术。具体而言，本发明涉及存储器单元技术以及电阻式随机存取存储器单元技术。本发明涉及低漏泄电阻式随机存取存储器(reram)单元。
2.现有技术
reram推挽存储器单元由于其小尺寸和可缩放性而成为用于高级现场可编程门阵列(fpga)集成电路的有吸引力的配置存储器。reram存储器器件和从那些器件配置的存储器单元的示例在美国专利no.8,415,650中公开。
reram器件基本上是由固体电解质分开的两个金属板，其中一个金属板用作金属离子源。固体电解质具有两个状态。在第一状态(“导通”状态)中，通过以下操作迫使来自金属离子源的离子进入电解质：跨reram器件施加具有第一极性并且具有足以将来自离子源板的金属离子驱动到电解质中的电势的dc电压。在第一状态中，离子形成通过固体电解质的导电桥，电子可以相当容易地跨过该导电桥。随着电解质变得被越来越多的金属离子填充，它的电阻率以及因此整个reram器件的电阻率减小。在第二状态(“关断”状态)中，通过施加具有与第一电势的极性相反的极性以及足以驱动金属离子从电解质跨reram器件返回到离子源板的电势的dc电压，电解质几乎已被耗尽了离子。在第二状态中，离子的缺失使得电子难以通过固体电解质。随着电解质中金属离子的群体减少，电解质的电阻率以及因此整个reram器件的电阻率减小。非晶硅是固体电解质并且它是当今用于reram器件的主导候选。
通常在推挽配置中采用reram器件以形成如图1中所示的reram存储器单元。reram存储器单元10包括第一reram器件12，该第一reram器件12与第二reram器件14串联。在图1中所示的reram单元符号中，reram器件的较宽(底)端是最靠近其离子源的一端。跨reram器件施加的其正电势在reram器件的较窄(顶)端的电压将擦除该器件，即，将该器件设置为其“关断”状态，并且跨reram器件施加的其正电势在reram器件的较宽(底)端的电压将对该器件编程，即，将该器件设置为其“导通”状态。
reram器件12和14在一对互补位线(bl)16(bl！)18之间串联连接。本领域普通技术人员将领会，施加于(bl)16和(bl！)18的电势值将因变于特定的特征尺寸和所采用技术的其他方面来选择。在reram器件的操作模式期间施加于(bl)16和(bl！)18的典型电压分别是1.5v和0v。
在操作中，reram器件12和14中的一者将被设置为其“导通”状态，并且另一者将被设置为其“关断”状态。取决于reram器件12和14中的哪一个“导通”并且哪一个“关断”，开关节点20将被上拉到bl16上的电压或被下拉到bl！18上的电压。
开关晶体管22的栅极耦合到开关节点20。开关晶体管的漏极连接到第一可编程节点24并且开关晶体管的源极连接到第二可编程节点26。第一可编程节点24可以通过导通开关晶体管22来连接到第二可编程节点26。
如果reram器件12处于其“导通”状态，并且reram器件14处于其“关断”状态，则开关节点20被上拉到bl16上的电压，并且开关晶体管22将被导通。如果reram器件12处于其“关断”状态并且reram器件14处于其“导通”状态，则开关节点20被下拉到bl！18上的电压，并且开关晶体管22将被关断。本领域普通技术人员将注意到，(bl)16与(bl！)18之间的整个电势将跨reram器件12和14中处于“关断”状态的reram器件存在。
编程晶体管28具有耦合到字线(wl)30的栅极。编程晶体管28的漏极连接到开关节点20并且其源极连接到字线源(wls)32。在典型应用中，reram器件12和14首先被擦除(设置为其“关断”状态)并且随后其中一者被编程(设置为其“导通”状态)，如本文参照图8和图9所描述的。在reram单元10的操作模式期间，wl被设置为0v并且编程晶体管28被关断。
现在参照图2，示出了类似于图1的reram单元10的解说性半导体布局的横截面视图。reram单元10被示出为在p型半导体基板34中形成，该p型半导体基板34可以是本领域已知的p阱结构。浅沟槽隔离(sti)区36将开关晶体管22的有源区、编程晶体管28和其它毗邻结构分开。n型掺杂区38形成编程晶体管28的漏极并且n型区40形成编程晶体管28的源极。接触件42将编程晶体管28的源极40连接到金属互连的第一层(m1)的第一区段44。多晶硅线46形成编程晶体管28的栅极并且还充当字线wl30。本领域普通技术人员将领会，n型区40还可用作与reram存储器单元10呈镜像单元布置来配置的毗邻reram单元的编程晶体管28的源极，如本领域已知的。
开关晶体管22与编程晶体管28正交地取向，并且多晶硅线48形成开关晶体管22的栅极。开关晶体管22的源极26和漏极24区位于图2的平面的后面和前面的平面中。多晶硅线48下方的区域50是开关晶体管22的沟道。
reram器件12在金属互连的第一层(m1)的第二区段52与金属互连的第二层(m2)的第一区段54之间形成。金属间接触件56被示出为将reram器件12连接到金属互连的第二层(m2)的第一区段54。金属互连的第二层(m2)的第二区段58用作位线bl16并且通过金属间接触件60连接到金属互连的第一层(m1)的第二区段52。
reram器件14在金属互连的第一层(m1)的第三区段62与金属互连的第二层(m2)的第三区段64之间形成。金属互连的第二层(m2)的第三区段64用作位线bl！。金属间接触件66被示出为将reram器件14连接到金属互连的第二层(m2)的第三区段64。
金属互连的第二层(m2)的第一区段54与金属互连的第一层(m1)的第三区段62之间的金属间接触件68被用于实现reram器件12与reram器件14之间的连接。另一对金属间接触件70和72以及金属互连的第一层(m1)的第三区段62被用于实现开关晶体管的栅极48、编程晶体管的漏极38之间的连接、以及reram器件12和14的共同连接。
现在参照图3，横截面视图示出了解说性的现有技术reram器件80。reram器件80在金属互连层之上形成，在图3中所示出的解说性示例中，该金属互连层被形成为层间电介质层82中的镶嵌铜互连层或沉积钨通孔84。在层间电介质层82中形成的镶嵌铜互连层或沉积钨通孔84被cu或w势垒层86围绕,如本领域已知的。
图3中所描绘的reram结构类似于现有技术的美国专利no.8,415,650的图6-12中所描绘的那些reram结构，该美国专利的全部内容通过援引纳入于此。美国专利no.8,415,650的教导涉及避免由于如其中所讨论的金属层中的接缝引起的问题。金属层接缝在使用其中所公开的编程机制的reram器件中呈现问题。尽管认为金属接缝可能是根据本发明的reram中的人工制品，但是它们不影响器件的性能。针对本发明的reram器件所采用的编程机制不同于美国专利no.8,415,650中公开的reram器件中所采用的那些编程机制。在描绘本发明的各个实施例的制图中未示出编程机制在上覆层中产生的接缝和人工制品。
钨通孔或镶嵌铜金属线84被势垒层86围绕。可在金属间电介质层的顶部之上形成化学机械抛光(cmp)停止层以供在用于平坦化钨通孔或镶嵌铜金属线84的顶部的过程中使用，如本领域已知的。sin或sic通常被用作为cmp停止层。
本领域普通技术人员将领会，cmp停止层可能不是必需的并且是可任选的。cmp停止层的使用或不使用将取决于制造商所使用的cmp技术。一些cmp工艺可以能够具有定时的抛光步骤并且不需要cmp停止层。这是优选的，因为它使得沉积电介质层的工艺更简单。另外，移除具有介电常数7的sin并利用具有介电常数4的氧化硅来替代是优选的并且将减小金属层的耦合电容，从而改善器件的速度性能。
在图3中所描绘的reram器件中，在钨通孔或镶嵌铜金属线82之上形成势垒金属层88。势垒金属层88可从诸如ta、tan、ti或tin、w之类的材料或其他适当的材料形成。
在势垒金属层88之上形成固体电解质层90。该固体电解质层可从非晶硅的沉积层形成。在固体电解质层90之上形成离子源层92并且该离子源层92从诸如ag之类的材料形成，因为cu可能难以等离子蚀刻。
对层88、90和92的堆叠进行蚀刻以形成经对准的堆叠。在限定的堆叠之上形成从诸如sin或sic之类的材料形成的电介质势垒层94。在电介质势垒层94中形成通孔以暴露离子源层92的上表面。随后在电介质势垒层之上形成势垒金属层100并且与离子源层92接触。顶部金属可以具有镶嵌铜金属线、从钨或者用于集成电路中的互连层的另一金属形成的插塞的形式。图3中所示出的特定实施例采用其中形成钨通孔或镶嵌铜金属线98的另一层间电介质96，该层间电介质96被示出为恰适地并且如本领域已知的包括cu或w势垒层100。
处于“关断”状态的reram器件不呈现无限的电阻。因此，如果跨reram器件施加电压，则reram器件将在“关断”状态中使漏泄电流流过。对于大多数正常存储器应用，位仅在被寻址时才被读取。晶体管可被用于在位未被读取的时间期间阻挡任何漏泄电流，并且由此漏泄不会过度成问题。
然而，当使用reram单元作为fpga的配置存储器时，该单元静态地驱动开关晶体管的栅极以将该开关晶体管置于其“导通”或“关断”状态。在该应用中，reram单元基本上总是被读取。由此，如果跨处于“关断”状态的reram器件施加电压，则跨该reram器件将总是存在漏泄电流，并且是有问题的。
目前对使用reram存储器单元作为fpga集成电路中的配置存储器的研究本质上是学术性的，并且忽略了单元泄漏问题，这呈现抑制该技术的商业应用的实际问题。
简要描述
根据本发明的一个方面，一种reram器件在第一金属层与第二金属层之间的集成电路中形成并且包括：被布置在所述第一金属层之上的第一势垒层，被布置在所述第一势垒层之上的隧穿电介质层，被布置在所述隧穿电介质层之上的固体电解质层，被布置在所述固体电解质层之上的离子源层，以及被布置在所述离子源层之上的第二势垒层。
根据本发明的另一方面，一种reram器件在第一金属层与第二金属层之间的集成电路中形成并且包括：被布置在所述第一金属层之上的第一势垒层，被布置在所述第一势垒层之上的固体电解质层，被布置在所述固体电解质层之上的电介质层，被布置在所述电介质层之上的离子源层，以及被布置在所述离子源层之上并在所述第二金属层下方的第二势垒层。
根据本发明的另一方面，一种reram器件在第一金属层与第二金属层之间的集成电路中形成并且包括：被布置在所述第一金属层之上的第一势垒层，被布置在所述第一势垒层之上的隧穿电介质层，被布置在所述隧穿电介质层之上的固体电解质层，被布置在所述固体电解质层之上的电介质层，被布置在所述电介质层之上的离子源层，以及被布置在所述离子源层之上并在所述第二金属层下方的第二势垒层。
根据本发明的其他方面，第一金属层和第二金属层可以包括常规的沉积金属层、诸如钨插塞镶嵌铜金属线之类的插塞或通孔等的任何组合。势垒层可从已知用作作为第一金属层和第二金属层的金属的势垒层的材料形成。固体电解质可从非晶硅形成并且离子源可从诸如银之类的材料形成。
附图简述
图1是现有技术的解说性推挽reram单元的示意图以示出本发明将典型地起作用的环境。
图2是类似于图1中所示出的现有技术的reram单元的解说性半导体布局的横截面视图。
图3是解说性的现有技术reram器件的横截面视图。
图4是根据本发明的第一方面的解说性reram器件的横截面视图。
图5是根据本发明的另一方面的解说性reram器件的横截面视图。
图6是根据本发明的又一方面的解说性reram器件的横截面视图。
图7a到7g是示出了在已执行半导体制造工艺中的各个步骤之后得到的结构的解说性reram器件的横截面视图。
图8是描绘了呈一阵列的四个解说性reram单元的示意图以示出用于对reram单元进行编程和擦除的方法。
图9是示出了为了对单元进行擦除和编程而要施加于图8的reram存储器阵列的电压的表格。
详细描述
本领域普通技术人员将认识到,本发明的以下描述仅仅是解说性的并且不以任何方式做限制。此类本领域技术人员将容易想到本发明的其它实施例。
现在参照图4，示图示出了根据本发明的第一方面的解说性reram器件110的横截面视图。为方便起见，图4的实施例中与图3中所示的结构类似的结构将使用图3中所使用的相同附图标记来标示。
reram器件110在金属互连层之上形成，在图4中所示的解说性实施例中，该金属互连层被形成为层间电介质层82中的镶嵌铜互连层或沉积钨通孔84。在层间电介质层82中形成的镶嵌铜互连层或沉积钨通孔84被cu或w势垒层86围绕，如本领域已知的。本领域普通技术人员将领会，金属互连层还可以是常规的沉积金属互连层。
钨通孔或镶嵌铜金属线84被示出为被势垒层86围绕。可在金属间电介质层82的顶部之上形成cmp停止层并在用于平坦化镶嵌铜互连层或钨通孔84的顶部的过程中使用，如本领域已知的。sin或sic通常被用作为cmp停止层。
本领域普通技术人员将领会，cmp停止层可能不是必需的并且是可任选的。cmp停止层的使用或不使用将取决于制造商所使用的cmp技术。一些cmp工艺可以能够具有定时的抛光步骤并且不需要cmp停止层。这是优选的，因为它使得沉积电介质层的工艺更简单。另外，移除具有介电常数7的sin并利用具有介电常数4的氧化硅来替代是优选的并且将减小金属层的耦合电容，从而改善器件的速度性能。
在图4中所描绘的reram器件中，在钨通孔或镶嵌铜金属线84(或其他金属互连线)之上形成势垒金属层88。势垒金属层88可从诸如ta、tan、ti或tin、w之类的材料或者其他适当的材料形成。
已知可以使电子横跨超薄电介质层(即，小于
在隧穿电介质层102之上形成固体电解质层90。固体电解质层90可从非晶硅的沉积层形成。还可使用其他材料，诸如硫属化物(例如，ge2sb2te5或aginsbte)、nio或tio2、ge或gese、taox。固体电解质层90的厚度范围可以从大约
离子源层92在固体电解质层90之上形成并且从诸如ag之类的材料形成。可使用其他材料，诸如铜和tio2。离子源层92的厚度范围可以从大约
使用常规的堆叠蚀刻技术来对层88、102、90和92的堆叠进行蚀刻以形成经对准的堆叠。在限定的堆叠之上形成从诸如沉积的sin或sic之类的材料形成的电介质势垒层94。在电介质势垒层94中形成通孔以暴露离子源层92的上表面。随后在电介质势垒层之上形成势垒金属层100并与离子源层92接触。顶部金属可被形成为镶嵌铜或钨插塞98或者从al或用于集成电路中的互连层的另一金属形成。图4中所示出的实施例采用其中形成钨通孔或镶嵌铜金属线98的另一层间电介质96。
在“导通”状态期间，电解质很好地被离子填充并具有相对低的电阻，从而允许电子流过该电解质。由于电子将隧穿通过隧穿电介质层102，因此隧穿电介质层102将充当电阻。对于1v单元，预期1μα将通过电介质隧穿层102。
在“关断”状态期间，电解质层90未很好地被离子填充并具有相对高的电阻，因此将有很少的电子流过该电解质层。在这些条件下，隧穿电介质层102随后将充当非常高的电阻，从而减小“关断”状态漏泄。重要的是要注意到，通过隧穿电介质102的电流是电势势垒处存在的电子数目以及跨势垒的电场的函数。隧穿电介质层102在“关断”状态期间呈现高电阻，因为隧穿电介质102中的电势势垒处较少的电子群体造成电子隧穿的较低可能性。反之，隧穿电介质102在“导通”状态期间呈现低得多的电阻，因为固体电解质90中的离子密度引起的更多电子的存在增加了电子隧穿的可能性。
现在参照图5，示图示出了根据本发明的另一方面的解说性reram器件120的横截面视图。根据图5中所解说的本发明的方面，reram器件120在一些方面类似于图4中所描绘的实施例。由此，reram器件120在层间电介质层82中的镶嵌铜互连层或沉积钨通孔84之上(或在任何其它金属互连结构之上)形成并且包括堆叠结构，该堆叠结构包括势垒金属层88、固体电解质层90和离子源层92。
从诸如sio2之类的材料形成的薄电介质层104被置于固体电解质层90的顶部与离子源层92之间。可使用其他材料，诸如sin、掺杂的sio2、sioxy氮化物。薄电介质层104的厚度范围可以从大约
薄电介质层104的使用将减小“关断”状态中reram器件120的漏泄，因为减小了金属/电解质互连的面积，如下所述。
在“关断”状态中，一些电子确实作为漏泄通过固体电解质层90。穿过固体电解质层90的电子数目是离子源层92与固体电解质层90之间的界面的函数。给定集成电路制造技术的当前状态，有可能达成离子源层92与固体电解质层90之间的界面具有大约32nmx32nm面积的方形区域。通过将薄电介质层104置于该界面处，电介质层的一部分在初始编程过程期间被穿孔。具体而言，在初始编程期间，发生一些隧穿，但是也发生一些破坏性穿孔。
由于穿孔机制的性质，仅在薄电介质层104的一部分之上发生初始穿孔过程，因为穿孔遵循最小电阻的路径。这导致固体电解质层90与离子源层92之间减小的接触面积(比32nmx32nm小得多)。
现在参照图6，示图示出了根据本发明的另一方面的解说性reram器件130的横截面视图。
reram器件130是图4和图5中所描绘的各实施例的组合。reram器件130在金属层84(为解说起见被示出为镶嵌铜或钨插塞结构)之上形成并包括堆叠结构，该堆叠结构包括势垒金属层88、隧穿电介质层102、固体电解质层90、薄电介质层104和离子源层92。
reram器件130由此包括图5的超薄电介质隧穿层102和图5的薄电介质层104两者。
现在参照图7a到7g，解说性reram器件的横截面视图通过示出在已执行半导体制造工艺中的各个步骤之后得到的结构来描绘用于制造上述存储器器件的解说性工艺。
图4到图6中所示出的用于制造reram器件的工艺包括个体的常规沉积、蚀刻、以及在用于制造集成电路器件的cmos工艺中执行的其他工艺步骤。
图7a示出了在已执行先前步骤以在层间电介质层82中形成具有势垒金属线86的镶嵌铜金属线或钨插塞84并使用已知技术(诸如cmp平坦化)来平坦化结构的上表面之后得到的结构。
接着，如图7b中所示，在层间电介质层82和镶嵌铜金属线或钨插塞84的平坦化表面之上毯式沉积势垒金属层88、超薄隧穿电介质层102、固体电解质层90和离子源层92。图7b示出了在已经毯式沉积势垒金属层88、超薄隧穿电介质层102、固体电解质层90和离子源层92之后得到的结构。
接着，如图7c中所示，掩蔽表面并执行蚀刻步骤以蚀刻包括势垒金属层88、隧穿电介质层102、固体电解质层90和离子源层92的堆叠。图7c示出了通过光致抗蚀剂层140执行的蚀刻步骤。
接着，如图7d中所示，移除光致抗蚀剂层140并且得到的结构包括势垒金属层88、超薄隧穿电介质层102、固体电解质层90和离子源层92的堆叠。
接着，如图7e中所示，形成电介质势垒层92以密封并隔离包括势垒金属层88、超薄隧穿电介质层102、固体电解质层90和离子源层92的堆叠的侧边缘。在电介质势垒层94之上沉积层间电介质层96。执行掩模步骤以形成光致抗蚀剂层142，以限定用于上部金属层的区域144中的孔口。执行蚀刻步骤以暴露离子源层92的顶表面。图7e示出了通过光致抗蚀剂层142执行的蚀刻步骤。
接着，如图7f中所示，移除光致抗蚀剂层142并且离子源层92的顶表面暴露在孔口144的底部。
接着，如图7g中所示，孔口144衬有势垒金属层100并且在孔口144中形成镶嵌铜层或钨插塞98。图7g示出了在已执行这些工艺步骤之后留下的结构。本领域普通技术人员将领会，替代镶嵌铜层或钨插塞98，可以利用从毯式沉积和蚀刻的al层形成的常规金属线。
本领域普通技术人员将容易观察到，图7a到7g解说了用于形成图4的reram器件结构的示例性工艺。普通技术人员将容易理解，图5和图6中所描绘的reram器件的各实施例可以使用基本上相同的工艺来制造，区别在于用于形成电解质层90与离子源层92之间的薄电介质层104的沉积步骤是作为用于形成超薄隧穿电介质层102的沉积步骤的替代还是补充来执行的，这取决于期望制造图5的reram器件还是图6的reram器件。
现在参照图8，示意图描绘了呈一阵列的四个解说性reram单元以示出用于对reram单元进行编程和擦除的方法。各单元通过行和列位置来标识，r1c1是第一行第一列中的单元，r1c2是第一行第二列中的单元，r2c1是第二行第一列中的单元，并且r2c2是第二行第二列中的单元。
图9的表格示出了为了执行与表格的每列相关联的操作而要施加于列线、位线和字线的电压。用于图8中的元件的附图标记标示是用于图1中的这些元件的附图标记之后跟随-x-y，其中x是包含该元件的阵列的行，并且y是包含该元件的阵列的列。
图9中列出的电压是标称值并且在不同设计中可因变于所使用的技术而不同。例如，对于某些操作，将2.5v施加于wl1和wl2中的一者。执行这些操作实际上需要的电压取决于编程晶体管28的vt(例如，大约0.4v)并且因此将通常小于2.5v，但是选择了2.5v，因为这是通常在集成电路中无论如何会存在的电压并且因此是方便的选择。对于通常存在于集成电路中的1.8v电压值同样如此，1.8v是可用于过驱动晶体管栅极以消除跨导通的晶体管的vt电压降的典型电压。
在对reram单元中的任一者编程之前，通过将reram单元中的两个reram器件都置于其“关断”状态来擦除全部reram单元。
列a表示为了擦除(关断)单元中的所有上部reram器件而施加的电压。当表格的列a中列出的电压施加于图5的阵列时，四个reram存储器单元r1c1、r1c2、r2c1和r2c2中的编程晶体管28-1-1、28-1-2、28-2-1和28-2-2中的每一者在其源极上具有0v并且在其栅极上具有1.8v并且被导通，从而将每个开关节点22-1-1、22-1-2、22-2-1和22-2-2置于0v。上部位线bl1和bl2上各自具有1.8v。由此，跨上部reram器件12-1-1、12-1-2、12-2-1和12-2-2各自具有1.8v，从而允许电流流过这些上部reram器件以从电解质层汲取离子返回到离子源层。下部位线bl1！和bl2！上各自具有0v。由此，跨下部reram器件14-1-1、14-1-2、14-2-1和14-2-2各自具有0v，从而不允许任何电流流过这些下部reram器件。
列b表示为了擦除单元中的所有下部reram器件而施加的电压。当表格的列b中列出的电压施加于图5的阵列时，四个reram存储器单元r1c1、r1c2、r2c1和r2c2中的编程晶体管28-1-1、28-1-2、28-2-1和28-2-2中的每一者在其源极上具有1.8v并且在其栅极上具有2.5v并且被导通，从而将每个开关节点22-1-1、22-1-2、22-2-1和22-2-2置于1.8v。下部位线bl1！和bl2！上各自具有0v。由此，跨下部reram器件14-1-1、14-1-2、14-2-1和14-2-2各自具有1.8v，从而允许电流流过这些下部reram器件以从电解质层汲取离子返回到离子源层。上部位线bl1和bl2上各自具有1.8v。由此跨上部reram器件12-1-1、12-1-2、12-2-1和12-2-2各自具有0v，从而不允许任何电流流过这些上部reram器件。
一旦已擦除所有reram单元，就可以对每个reram编程以使其“导通”从而导通其相关联的开关晶体管，或使其“关断”从而关断其相关联的开关晶体管。如下所述，响应于位线、字线和相应编程晶体管的恰当偏置而完成编程。
列c表示为了导通r1c1处的reram单元而施加的电压，该reram单元通过以下操作来导通：导通该单元中的上部reram器件12-1-1以将开关节点上拉，进而导通开关晶体管。当表格的列c中列出的电压施加于图5的阵列时，编程晶体管28-1-1在其源极上具有1.8v，在其栅极上具有2.5v，并且将被导通，从而将reram单元r1c1中的开关节点22-1-1驱动到1.8v。位线bl1上具有0v，并且因此跨reram器件12-1-1将具有1.8v的电压，底端比顶端更正。这是对reram器件12-1-1编程的条件。跨reram器件14-1-1也将具有1.8v的电压，但是底端比顶端更负，并且因此reram器件14-1-1将不会被编程。
编程晶体管28-1-2在其源极上具有0v，在其栅极上具有2.5v，并且将被导通，从而将reram单元r1c2中的开关节点22-1-2驱动到0v。由于bl2和bl2！两者上都具有0v，因此跨reram单元r1c2中的reram器件12-1-2和14-1-2两者都将具有0v并且将不会被编程。
编程晶体管28-2-1和28-2-2各自在其栅极上具有0v并且将被关断。如果reram单元r2c1和r2c2中的一个reram器件已被编程，则那些单元中的开关节点22-2-1和22-2-2将要么浮置要么处于位线bl2和bl2！两者上的电势。由于位线bl2和bl2！两者都处于0v，因此阵列的第二行中的单元r2c1和r2c2中没有reram器件将被编程。
列d表示为了关断r1c1处的reram单元而施加的电压，该reram单元通过以下操作来关断：导通该单元中的下部reram器件14-1-1以将开关节点22-1-2下拉，进而关断相关联的开关晶体管。当表格的列d中列出的电压被施加于图5的阵列时，编程晶体管28-1-1在其源极上具有0v，在其栅极上具有2.5v，并且将被导通，从而将reram单元r1c1中的开关节点22-1-1驱动到0v。位线bl1上具有1.8v，并且跨reram器件14-1-1将具有1.8v的电压，底端比顶端更正。这是对reram器件14-1-1编程的条件。跨reram器件12-1-1也将具有1.8v的电压，但是底端比顶端更负，并且因此reram器件12-1-1将不会被编程。
编程晶体管28-1-2在其源极上具有1.8v，在其栅极上具有2.5v，并且将被导通，从而将reram单元r1c2中的开关节点22-1-2驱动到1.8v。由于bl2和bl2！两者上都具有1.8v，因此跨reram单元r1c2中的reram器件12-1-2和14-1-2两者都将具有0v并且将不会被编程。
编程晶体管28-2-1和28-2-2各自在其栅极上具有0v并且将被关断。如果reram单元r2c1和r2c2中的一个reram器件已被编程，则那些单元中的开关节点22-2-1和22-2-2将要么浮置要么处于位线bl2和bl2！两者上的电势。所有位线都处于1.8v，但是由于开关节点22-2-1和22-2-2要么浮置要么处于位线bl2和bl！2的电势，因此阵列的第二行中的单元r2c1和r2c2中没有reram器件将被编程。
列e表示为了导通r1c2处的reram单元而施加的电压，该reram单元通过以下操作来导通：导通该单元中的上部reram器件12-1-2以将开关节点22-1-2上拉，进而导通相关联的开关晶体管。条件与列c的那些条件类似，不同之处在于编程晶体管28-1-2的源极现在处于1.8v并且被导通(并且晶体管28-1-1的源极现在处于0v)，并且reram器件12-1-2被编程，因为在其顶端具有0v并且其底端上具有1.8v。跨reram器件14-1-2也将具有1.8v的电压，但是底端比顶端更负，并且因此reram器件14-1-2将不会被编程。本领域普通技术人员将领会，出于列c条件的解释中所阐述的原因，阵列的第二行中的reram单元不被编程。
列f表示为了关断r1c2处的reram单元而施加的电压，该reram单元通过以下操作来关断：导通该单元中的下部reram器件14-1-2以将开关节点22-1-2下拉，进而关断相关联的开关晶体管。当表格的列f中列出的电压施加于图9的阵列时，编程晶体管28-1-2在其源极上具有0v，在其栅极上具有2.5v，并且将被导通，从而将reram单元r1c2中的开关节点22-1-2驱动到0v。位线bl2上具有1.8v，并且跨reram器件14-1-2将具有1.8v的电压，这是因为位线bl2上具有1.8v，底端比顶端更正。这是对reram器件14-1-2编程的条件。跨reram器件12-1-2也将具有1.8v的电压，但是底端比顶端更负，并且因此reram器件12-1-2将不会被编程。
编程晶体管28-1-1在其源极上具有1.8v，在其栅极上具有2.5v，并且将被导通，从而将reram单元r1c1中的开关节点22-1-1驱动到1.8v。由于bl1和bl1！两者上都具有1.8v，因此跨reram单元r1c1中的reram器件12-1-1和14-1-1两者都将具有0v并且将不会被编程。
编程晶体管28-2-1和28-2-2各自在其栅极上具有0v并且将被关断。如果reram单元r2c1和r2c2中的一个reram器件已被编程，则那些单元中的开关节点22-2-1和22-2-2将要么浮置要么处于位线bl1和bl1！两者上的电势。所有位线都处于1.8v，但是由于开关节点22-2-1和22-2-2要么浮置要么处于位线bl1和bl2！的电势，因此阵列的第二行中的单元r2c1和r2c2中没有reram器件将被编程。
列g表示为了导通r2c1处的reram单元而施加的电压，该reram单元通过以下操作来导通：导通该单元中的上部reram器件12-2-1以将开关节点22-2-1上拉，进而导通相关联的开关晶体管。列h表示为了关断r2c1处的reram单元而施加的电压，该reram单元通过以下操作来关断：导通该单元中的下部reram器件14-2-1以将开关节点22-2-1下拉，进而关断相关联的开关晶体管。列i表示为了导通r2c2处的reram单元而施加的电压，该reram单元通过以下操作来导通：导通该单元中的上部reram器件12-2-2以将开关节点22-2-2上拉，进而导通相关联的开关晶体管。列j表示为了关断r2c1处的reram单元而施加的电压，该reram单元通过以下操作来关断：导通该单元中的下部reram器件14-2-2以将开关节点22-2-1下拉，进而关断相关联的开关晶体管。从参照列c到f所描述的用于将阵列第一行中的reram单元编程为其“导通”或“关断”状态的条件，本领域普通技术人员从图8和图9中将容易领会如何完成对阵列第二行中的reram单元r2c1和r2c2的编程。
虽然已经示出并描述了本发明的各实施例和应用，但对于本领域技术人员将显而易见的是，比上文提到的修改之更多的修改是可能的而不会脱离本文的创造性概念。因此，除了所附权利要求书的精神之外，本发明将不受限制。