用于GaNE模式晶体管性能的栅极堆叠体设计的制作方法

金属氧化物半导体高电子迁移率晶体管(moshemt)是一种场效应晶体管，其包括具有不同带隙的两种材料之间的异质结作为沟道。氮化镓晶体管是这种晶体管的示例。增强模式(e模式)moshemt可以通过将栅极到源极电压设置为0伏而被截止，并可以通过使栅极电压高于源极电压(对于n型金属氧化物半导体，nmos)或低于源极电压(对于p型金属氧化物半导体，pmos)而被导通。这种晶体管可能会出现许多性能问题。

附图说明

图1a示出了易于从氮化镓(gan)沟道向栅极氧化物界面泄漏电荷的示例性栅极堆叠体配置。

图1b示出了图1a中所示的栅极堆叠体的电容-电压(c-v)测量并揭示了由于沟道电荷泄漏所导致的第二非期望沟道。

图2a是具有根据本公开的实施例配置的栅极堆叠体的集成电路结构的截面图。

图2b是具有根据本公开的另一实施例配置的栅极堆叠体的集成电路结构的截面图。

图2c以图形描绘了相对于迁移率增强层的增大的厚度的图1a中所示栅极堆叠体的沟道电阻，并且进一步以图形描绘了根据本公开的实施例配置的栅极堆叠体的沟道电阻。

图3a到图3f共同示出了用于制备具有根据本公开的实施例配置的栅极堆叠体的集成电路结构的示例性过程。

图4a到图4e共同示出了用于制备具有根据本公开的另一实施例配置的栅极堆叠体的集成电路结构的示例性过程。

图5示出了根据本公开的一些实施例的利用本文公开的集成电路结构中的一种或多种实施的示例性计算系统。

通过结合本文描述的附图阅读以下具体实施方式，将更好地理解呈现的实施例的这些和其它特征。在附图中，在各图中示出的每个相同或接近相同的部件都可以由相似附图标记表示。为了清晰起见，未必每个部件都被标记在每一幅图中。此外，将要认识到，附图未必是按比例绘制的或旨在将所述实施例限制到图示的具体配置。例如，尽管一些图总体上指示直线、直角和平滑表面，但所公开技术的实际实施方式可以具有不那么完美的直线和直角，并且在给定制造工艺的现实世界局限的情况下，一些特征可以具有表面拓扑或在其它情况下是不平滑的。简而言之，提供附图仅仅是为了示出示例性结构。

具体实施方式

公开了一种栅极堆叠体结构，其用于抑制iii-v族晶体管器件中的电荷泄漏。该技术尤其适用于增强模式moshemt中，但也可以用于易于发生电荷外溢并且易于在栅极堆叠体中形成非期望沟道的其它晶体管设计中，如考虑本公开将认识到的那样。在示例性实施例中，该技术被实现于在氮化镓(gan)沟道层之上具有iii-n栅极堆叠体的晶体管中。栅极堆叠体被配置有厚的晶格匹配的阻挡结构和相对宽带隙的iii-n材料，以防止或通过其它方式减小高栅极电压下的沟道电荷泄漏(外溢)。在一些实施例中，结合存取区极化层使用栅极堆叠体以在沟道层中感生二维电子气(2deg)。

总体概述

如前所述，诸如gan增强模式moshemt的晶体管可能会出现许多性能问题。一个这种问题涉及在高栅极电压下(例如，>1.5伏)从gan沟道进入栅极氧化物界面的电荷泄漏。该电荷泄漏减小了晶体管能够提供的最大电流，并导致跨导(也称为gm)压缩和减小的性能。图1a中示出了易于发生这种泄漏的gan晶体管的示例性栅极堆叠体。可以看出，栅极堆叠体包括gan的沟道层上的氮化铝(aln)的迁移率增强层。在迁移率增强层上提供氮化铝铟(alinn)的极化层。在极化层上提供高k电介质结构，该结构包括氧化铝(al2o3)的界面层和氧化铪(hfo2)的栅极电介质层。迁移率增强层大约为1nm，并部分地在gan沟道层中感生二维电子气(2deg)，但主要减小了gan沟道层中的合金感生的散射。更详细而言，如果alinn极化层在gan沟道层的正上方，则由于alinn是两种iii族元素(al和in)的合金这一事实，gan沟道层中的迁移率会被减小。alinn极化层也约为1nm，并且主要负责在gan沟道层中感生2deg。al2o3界面层约为1.5nm并用于在hfo2栅极电介质和下方alinn极化层之间提供更好的电气界面，从而提供更好的晶体管性能。hfo2高k电介质约为4.5nm并具有高介电常数(相对于二氧化硅而言)，并且因此具有较高电容，尽管厚度大(抑制泄漏)。从图1a中所示的电荷分布可以进一步看出，在理想状况下应当保持在gan/aln界面(指定界面a)处的晶体管的沟道电荷(栅极电压vg减去晶体管阈值电压vt)针对较高栅极电压条件而发生泄漏或以其它方式外溢到alinn/al2o3界面(指定界面b)，由此形成第二非期望沟道。图1b中所示的电容-电压(c-v)测量进一步揭示，对于较高栅极电压而言，在c-v曲线中出现了额外的隆起，从而指示，除了接近gan/aln界面(界面a)的期望沟道之外，还存在接近al2o3/alinn(界面b)的第二非期望沟道。该电荷外溢和所造成的非期望沟道形成在界面a处导致显著的沟道电荷减小，并在晶体管中引起跨导压缩。因而还影响了饱和漏极电流。

因而，本公开提供了一种用于抑制iii-v族晶体管器件中的电荷泄漏的栅极堆叠体结构。在示例性实施例中，该技术被实现于在gan沟道层之上具有iii-n栅极堆叠体的晶体管中。栅极堆叠体被配置有相对厚的阻挡结构和宽带隙的iii-n材料，以防止或通过其它方式减小在高栅极电压下由于隧穿或热离子过程而导致的沟道电荷外溢。阻挡结构被配置成管理晶格失配状况，以便提供鲁棒的高性能晶体管设计。在一些实施例中，结合存取区极化层使用栅极堆叠体以在沟道层中感生二维电子气(2deg)。

如上所述，栅极堆叠体配置解决了沟道泄漏(本文中有时称为外溢)和晶格失配这两个问题，后者并非无足轻重的努力。例如，并进一步参考图1a所示的示例性对照栅极堆叠体，解决外溢问题的一种可能方式会是将aln迁移率增强层从1nm加厚到例如2nm或3nm。在这种情况下，由于较厚的aln迁移率增强层相对于gan沟道层具有大带隙和大增量导带(δεc)，可以减小电荷外溢。不过，尤其有挑战性的是生长厚aln(>1nm)而不放松aln迁移率增强层中的应变并且不会由此导致新缺陷和表面粗糙。这些缺陷和表面粗糙可能减小沟道迁移率，并且因此该方式并不适当。解决外溢问题的第二种可能方式会是增大alinn极化层的厚度。不过，这样做导致过量电荷聚集在gan沟道中，从而使晶体管成为耗尽模式或“常开”器件。令人遗憾的是，诸如稳压器和射频(rf)功率放大器的高电压应用必须要使用增强模式晶体管设计或者在0伏的栅极电压vg下截止的晶体管设计。

与这种对照方式相反，根据本公开的实施例配置的栅极堆叠体包括阻挡结构，该阻挡结构包括晶格分级层和电荷外溢减小层。根据一些实施例，该阻挡结构结合其它层提供在沟道层之上，所述其它层例如是迁移率增强层、极化层和高k电介质结构，以提供高性能iii-n晶体管。相对于前面参考图1a所述的其它可能解决方案，栅极堆叠体的各层被布置成促成低泄漏以及因此好得多的沟道性质，以及减小的gm压缩和提高的功率效率。具体而言，晶格分级层夹置于迁移率增强层和电荷外溢减小层之间以提供阻挡结构。此外，极化层的不同部分提供于晶体管的存取区中，以在那些存取区中建立2deg。注意，存取区一般是指栅极和源极之间的区域、以及栅极和漏极之间的区域。

晶格分级层用于许多目的。一个这种目的是，它在迁移率增强层和电荷外溢减小层之间插入了晶格分级台阶，以使得电荷外溢减小层不会放松或以其它方式建立新的缺陷。此外，晶格分级层被配置成不增加额外的沟道电荷。例如，在一个示例性实施例中，晶格分级层是具有处于大约5％到15％的范围内的铝浓度以及从大约1nm到3nm(例如，～2nm)的厚度的氮化铝镓(algan)的层。注意，厚度是指迁移率增强层和电荷外溢减小层之间的距离。还要注意，相对低的铝含量防止或以其它方式减小了额外的沟道电荷。

电荷外溢减小层在晶格分级层顶部，并且在一些实施例中，是具有大约1nm的厚度的aln层。在一些这种情况下，栅极堆叠体还包括厚度也具有大约1nm的厚度的aln迁移率增强层。因此，在一个这种具体示例性实施例中，栅极堆叠体包括沟道层上的aln迁移率增强层(～1nm厚)、aln迁移率增强层上的algan晶格分级层(～2nm厚)和algan晶格分级层上的aln电荷外溢减小层(～1nm厚)。将要认识到，根据实施例，该三层配置总体上提供了充分晶格匹配的厚阻挡结构，以便在较高栅极电压vg下同时避免缺陷并提供电荷约束。

如前所述，极化层至少部分地提供于源极和栅极以及漏极和栅极之间的存取区中，从而帮助在存取区中建立2deg。在一个示例性实施例中，存取区极化层是具有在大约5nm到25nm(例如，～8nm)的范围内的厚度的alinn层。在一个这种情况下，铝浓度在例如80％到85％(例如，82％)的范围内。在另一个示例性实施例中，存取区极化层是具有在大约5nm到25nm(例如，～8nm)的范围内的厚度的algan层。在一个这种情况下，铝浓度在例如20％到40％(例如，30％)的范围内。在任一种情况下，要注意，存取区极化层中的铝浓度比晶格分级层中的铝浓度高。考虑到本公开将认识到，具有长度lsg(对于源极和栅极之间的长度)和lgd(对于栅极和漏极之间的长度)的存取区可以被配置成维持击穿电压而不损害器件的导通电阻。还要注意，这些距离lsg和lgd不必对称。例如，lsg可以比lgd短，或者反之亦然。很多配置将是显而易见的。

栅极电介质结构也可以从一个实施例到下一个实施例变化。在一些情况下，该结构包括多层配置，具有期望栅极电介质材料层和界面材料层，以在期望栅极电介质材料层和下方的电荷外溢减小层之间提供更好的电气界面。例如，在一种具体的示例性情况下，栅极电介质结构包括具有大约1nm到3nm(例如，1.5nm)的厚度的al2o3层和具有大约2nm到8nm(例如，4.5nm)的厚度的hfo2的栅极电介质层。在一个这种情况下，al2o3用于在下方的aln电荷外溢减小层和hfo2栅极电介质层之间提供更好的电界面。将要认识到，可以使用任何数量的栅极电介质结构。

该栅极堆叠体可以生长于在其上可以制造gan和其它iii-v族晶体管的任何数量的不同衬底上，例如碳化硅(sic)、蓝宝石和硅衬底，无论采用体衬底(例如，300mm硅衬底)还是多层衬底(例如，绝缘体上半导体衬底)的形式。考虑到本公开将进一步认识到，可以使用任何数量的技术形成栅极堆叠体。在一些实施例中，通过包括使用缓冲工程技术在衬底上沉积均厚膜、随后是各种图案化和进一步的沉积工艺的过程，形成栅极堆叠体。在其它实施例中，通过包括使用所谓的横向外延过生长技术在衬底上形成的岛或沟槽中生长iii-n材料的过程，形成栅极堆叠体。将要认识到，可以使用众多适当的衬底和形成工艺。

如本文所使用的，iii-n族半导体材料(或iii-n材料或简称iii-n)包括一种或多种iii族元素(例如，铝、镓、铟、硼、铊)与氮的化合物。因此，举几个iii-n材料的示例，本文使用的iii-n材料包括但不限于氮化镓(gan)、氮化铟(inn)、氮化铝(aln)、氮化铝铟(alinn)、氮化铝镓(algan)、氮化铟镓(ingan)和氮化铝铟镓(alingan)。通过更包容性的方式，要指出，本文中使用的iii-v族材料包括至少一种iii族元素(例如，铝、镓、铟、硼、铊)和至少一种v族元素(例如，氮、磷、砷、锑、铋)，略举几例，例如氮化镓(gan)、砷化镓(gaas)、氮化铟镓(ingan)和砷化铟镓(ingaas)。在本公开的各种实施例中可以使用许多iii-v族材料体系。

使用诸如扫描电子显微镜(sem)或透射电子显微镜(tem)的工具(其能够示出器件的各层和结构)，可以在集成电路的截面中检测到本文提供的技术和结构的使用。略举一些适当的示例性分析工具的示例，其它方法例如组分映射、x射线晶体分析或衍射(xrd)、二次离子质谱分析(sims)、飞行时间sims(tof-sims)、原子探针成像、局部电极原子探针(leap)技术、3d层析成像、高分辨率物理或化学分析。在一些实施例中，例如，sem可以指示晶格匹配的多层阻挡结构(例如，夹置于两个aln层之间的algan层)和存取区极化层的组合。根据本公开，许多配置和变型将显而易见。

架构

图2a是具有根据本公开的实施例配置的栅极堆叠体的集成电路结构的截面图。可以看出，集成电路结构包括iii-v晶体管，其具有沟道层、由虚线框大致勾勒的栅极堆叠体、以及通过存取区与栅极堆叠体分隔的源极/漏极区。晶体管可以是任何类型的nmos或pmos晶体管，但在一个示例性实施例中是nmos增强模式moshemt。在更一般意义上，晶体管可以是使用两种iii-v族半导电材料之间的异质结将电子约束到沟道的任何增强模式金属氧化物半导体场效应晶体管(mosfet)晶体管。在任何这种增强模式晶体管中，跨越栅极电介质的电压降在源极和漏极区之间感生导电沟道或2deg。增强模式是指导电性随着栅极电场增大而增大，这又向沟道增加了载流子。载流子可以是电子(对于nmos器件)或空穴(对于pmos器件)。

栅极堆叠体形成于iii-v沟道层上并包括iii-v迁移率增强层、迁移率增强层上的iii-v晶格分级层、晶格分级层上的iii-v电荷外溢减小层、电荷外溢减小层上的高k电介质结构、高k电介质结构上的功函数调节结构、以及功函数调节结构上的栅极电极。考虑到本公开将要认识到，迁移率增强层、晶格分级层和电荷外溢减小层的组合有效地形成了被配置成在高栅极电压下抑制外溢(沟道泄漏到栅极电介质界面)的晶格匹配阻挡结构。前面关于这些层的组分和厚度的论述同样适用于这里。

在晶体管的存取区中提供iii-v极化层以在那些凹陷区中建立2deg，如沟道层中的水平虚线总体上描绘的。在该示例情况下，注意，距离lsg和lgd是非对称的，因为lgd大于lsg。在其它实施例中，lsg大于lgd，而在其它实施例中，lgd等于lsg。在更一般的情况下，lsg和lgd可以对称或非对称，并在例如20nm到150nm的范围内。前面关于晶体管结构的存取区部分中部署的该极化层的组分和厚度的论述同样适用于这里。

如前所述，栅极电介质结构可以从一个实施例到下一个实施例变化，但在一些情况下，包括具有期望栅极电介质材料层和界面材料层的多层配置，如前所述。界面材料层在电荷外溢减小层和期望材料的栅极电介质层之间提供更好的电界面，并且因此可以被调整为适合给定的期望电介质材料和下方的iii-v材料。期望的电介质材料可以具有任何适当的介电常数，但在一些实施例中是高k电介质材料，例如适于iii-v族晶体管配置的高k栅极电介质。通常，高k电介质材料包括具有大于二氧化硅的介电常数(k值大于3.9)的介电常数的材料。略举数例，示例性高k电介质材料包括例如氧化铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、硅氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化硅、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以在期望的电介质材料层上执行退火工艺以提高其质量。界面材料层和期望电介质材料层的厚度可以从一个实施例到下一个实施例变化，但在一些情况下，在1nm到5nm(例如，2nm到4nm)的范围内以及1nm到25nm(例如，4nm到20nm)的范围内。进一步要指出，栅极电介质结构可以在存取区极化层之上向源极/漏极区延伸(在两侧上，或仅在源极侧或仅在漏极侧)。

功函数调节结构也可以从一个实施例到下一个实施例变化，并且通常被配置成在栅极电极和期望栅极电介质材料层之间提供更好的界面，由此减小接触电阻并进一步帮助耗尽沟道。其它实施例可以不包括功函数调节结构。功函数调节结构可以包括例如一个或多个金属层。可以使用掺杂来进一步增大任何这种层的导电性。略举数例，一个或多个层可以包括例如铝、镍、铂、钽、钛、钛铝、氮化钽、氮化钛、钛铝和氮化铝层，或者采用多堆叠体配置的所述材料的任何组合。在一些实施例中，功函数调节结构的总体厚度在10nm到25nm(例如，1nm到5nm的氮化钛层，以及氮化钛层上的10nm到20nm的镍层)的范围内。

注意，功函数调节结构的组分可以部分地取决于栅极电极材料。略举数例，栅极电极可以是任何适当金属，例如钨、金、铝、钛、氮化钛、铜及其合金。栅极电极的厚度可以在例如50nm到250nm的范围内。还要指出，源极和漏极接触部可以利用类似材料来制造，并相应地设定尺寸。在其它实施例中，在例如通过直接连接到源极/漏极区的表面而形成通往晶体管的互连的情况下，没有源极/漏极接触部。

将要认识到，iii-v源极和漏极区可以利用任何适当的iii-v材料来实施，并且可以是n型掺杂或p型掺杂的。略举数例，示例性源极/漏极材料包括例如gan、inn、aln、alinn、algan、ingan和alingan、gaas、ingan和ingaas。示例性掺杂剂包括例如硅、锗、硅锗(sige)和硼。掺杂剂的浓度水平和源极/漏极材料的具体组分可以取决于诸如期望的导电性、沟道层的组分、栅极堆叠体和存取区极化层的组分以及使用的生长工艺的因素。类似地，可以按照给定应用和/或形成总体结构的一组工艺的需要来配置源极/漏极区的尺寸。本公开并非旨在限于任何特定的源极/漏极配置。

图2b是具有根据本公开的另一实施例配置的栅极堆叠体的集成电路结构的截面图。尽管示出了特定材料以提供各种示例性配置和实施例，但这种特异性并非旨在将本公开限于图示的特定示例性材料。根据本公开，许多其它实施例和配置和变型将显而易见。在图2b的示例性情况中可以看出，集成电路结构包括iii-n晶体管，其具有gan的沟道层、由虚线框大致勾勒的栅极堆叠体、以及通过alinn存取区与栅极堆叠体分隔的n型掺杂iii-n源极/漏极区(例如，n+掺杂gan或ingan)。晶体管是nmos增强模式moshemt。

栅极堆叠体形成于gan沟道层上并且包括：具有在0.5nm到2nm(例如，1nm)的范围内的厚度的aln迁移率增强层；处于迁移率增强层上并且具有在1nm到5nm(例如，2nm)的范围内的厚度以及小于大约15％(例如，5％到10％)的铝浓度的algan晶格分级层；处于晶格分级层上并且具有在0.5nm到2nm(例如，1nm)的范围内的厚度的aln电荷外溢减小层；高k电介质双层结构，包括处于电荷外溢减小层上并具有在1nm到4nm(例如，2nm)的范围内的厚度的al2o3的第一层、以及处于al2o3层上并具有在4nm到20nm(例如，10nm到15nm)的范围内的厚度的hfo2的第二层；双层功函数调节结构，包括处于hfo2层上并具有在0.5nm到5nm(例如，3nm)的范围内的厚度的氮化钛(tin)的第一层、以及处于tin层上并具有在10nm到20nm(例如，10nm到15nm)的范围内的厚度的镍或铂的第二层；以及镍/铂层上的钨(w)的栅极电极。许多其它栅极堆叠体配置将是显而易见的。

alinn极化层被提供在晶体管的存取区中以在那些存取区中建立2deg，alinn极化层具有在80％到85％(例如，82％到83％)的范围内的铝浓度。该示例性实施例的存取极化层具有在5nm到25nm(例如，8nm，指竖直厚度，如图所示)的范围内的厚度。替代地，存取极化层可以是algan，其被类似地设定尺寸，但具有在20％到40％(例如，30％)的范围内的铝浓度。在任一种情况下，注意，根据该特定示例性实施例，铝浓度大于algan晶格匹配层的铝浓度，algan晶格匹配层的铝浓度小于15％。进一步要指出，在该示例性实施例中，存取极化层在aln电荷外溢减小层上。不过，在其它示例性实施例中，存取极化层可以在algan晶格分级层或aln迁移率增强层上。

该示例的源极/漏极区包括n型掺杂gan或ingan。在一个这种实施例中，利于硅或锗或sige以在1×10¹⁸到1×10²¹原子/cm³(例如，5×10¹⁹到3×l0²⁰原子/cm³)的范围内的掺杂剂浓度对源极/漏极区进行n掺杂。在一个特定的示例性情况下，lsg大约为40nm，并且lgd大约为90nm。然而，要注意，如前所述，源极/漏极区在尺寸以及与栅极的距离方面可以变化，并且进一步注意，没有实施例在源极/漏极区上具有接触结构。进一步要注意，尽管晶体管结构被示为在与栅极电极相同层级处具有源极/漏极接触部，但在其它实施例中，它们不必在同一高度。在任何这种情况下，填料绝缘材料可以被沉积以填充该结构的开放空间(例如，栅极电极和源极/漏极区之间的存取区上方的空间)，并且然后被平坦化以方便后续处理，例如互连形成。

图2c以图形描绘了相对于迁移率增强层的增大的厚度的图1a中所示的栅极堆叠体的沟道电阻，并且进一步以图形描绘了根据本公开的实施例配置的栅极堆叠体的沟道电阻。注意单独增大aln迁移率增强层的厚度是如何通过增大沟道电阻(如虚线圆所示)来劣化晶体管性能的。相反，根据本公开的实施例配置的栅极堆叠体提供了用于aln迁移率增强层的2nm的有效厚度(通过在栅极堆叠体中具有两个aln层)以及与具有1nm的厚度的aln迁移率增强层相当的沟道电阻。

均厚沉积形成方法

图3a到图3f共同示出了用于制备具有根据本公开的实施例配置的栅极堆叠体的集成电路结构的示例性过程。

从图3a中可以看出，该过程总体上包括在衬底上均厚沉积各个层，包括构成iii-v材料堆叠体的层以及构成缓冲结构的层，以使衬底与iii-v材料堆叠体形成界面。将要认识到，层302到314中的每个可以通过均厚方式使用标准处理相继提供于衬底300之上，略举数例，所述标准处理例如化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)及其各种衍生物。

iii-v材料堆叠体可以生长于在其上可以制造gan和其它iii-v晶体管的任何数量的不同衬底上，例如碳化硅(sic)、蓝宝石和硅衬底，无论采用体衬底(例如，300mm硅衬底)还是多层衬底(例如，绝缘体上半导体衬底)的形式。可以使用许多衬底配置。

缓冲结构一般采用标准的缺陷和应变工程技术，以使iii-v材料堆叠体与衬底300更好地形成界面，使得沟道层306能够实现期望的器件质量。这样一来，缓冲结构可以包括任何适当的iii-v材料，并且在一些情况下，包括iii-n材料。在该示例性实施例中，缓冲结构包括任选的成核层302和过渡层304。例如，当在非iii-v材料衬底(例如，诸如硅衬底)上或上方形成iii-v堆叠体时，可以包括成核层302。在存在成核层的实施例中，可以包括成核层302以例如改善生长条件和/或防止沟道层306以非期望方式与衬底材料发生反应。在一些这种实施例中，成核层302(在存在时)可以包括iii-v或iii-n材料，例如aln或低温gan层(例如，在700到950摄氏度的范围内的温度下外延生长)。在一些实施例中，成核层(在存在时)可以具有任何适当厚度(y方向的尺寸)，例如10nm到2微米(例如，200nm到1微米)的厚度，或者根据本公开将显而易见的任何其它适当厚度。取决于诸如下方衬底300、沟道层306和是否存在成核层302的因素，过渡层302也可以从实施例到实施例发生变化。例如，在衬底300为硅衬底或层的情况下，沟道层306为gan，并且成核层302为aln，过渡层可以是algan或ingan。在一些实施例中，过渡层304可以包括iii-v材料(例如algan和ingan)的交替层或分级iii-v层，其使过渡层304的一个或多个成分从与衬底300兼容的第一等级转变为与沟道层306兼容的第二等级。可以使用任何数量的缓冲技术来使一种材料体系与晶格常数不同的另一种材料体系形成界面。在一些实施例中，总体缓冲结构可以具有50nm到5微米的范围内的厚度(y方向的尺寸)，或根据本公开将显而易见的任何其它适当厚度。

一旦在衬底300上形成缓冲结构，该方法继续：沉积沟道层306(例如，具有从20nm到200nm的厚度的gan层)；沉积迁移率增强层308(例如，大约1nm的aln层)；沉积晶格分级层310(例如，大约2nm并且铝浓度小于15％的algan)；沉积电荷外溢减小层312(例如，大约1nm的aln层)；以及沉积存取区极化层314(例如，大约8nm并且铝浓度在82％范围内的alinn层)。将会认识到其它实施例和变化。

图3b示出了在已经蚀刻出源极凹陷313a和漏极凹陷313b之后所得的结构。可以使用任何适当的图案化和蚀刻工艺，包括湿法蚀刻、干法蚀刻或两者的组合。定向蚀刻允许相对直的侧壁，以在区域313a和313b之间提供台面，如所示。图3c示出了在已经形成源极/漏极区316a和316b之后所得的结构。将要认识到，可以通过对期望源极/漏极区材料的图案化/掩蔽/光刻/蚀刻与沉积/生长和重新生长的任何组合，来形成源极/漏极区316a和316b。此外，可以使用任何适当的掺杂技术以n型或p型方式对源极/漏极区316a和316b进行掺杂。在示例性实施例中，该方法包括外延生长以n型方式掺杂的gan或ingan的源极/漏极区316a和316b(例如，以si、ge和/或te掺杂，掺杂量为大约每立方cm2e20)。在一些实施例中，源极/漏极区316a和316b之一或两者具有包括多种材料的多层结构。在一些实施例中，源极/漏极区316a和316b之一或两者可以或可以不包括在区域之一或两者的至少部分中使一种或多种材料的含量分级(例如，增大和/或减小)。

图3d示出了在已经蚀刻出栅极凹陷315之后所得的结构。可以使用任何适当的蚀刻剂。例如，在一个实施例中，通过定向干法蚀刻使用六氟化硫(sf6)蚀刻或基于氯的蚀刻(例如氩/氯(ar/cl2)等离子体蚀刻)来形成凹陷315。给定要针对给定配置进行蚀刻的各种材料，将认识到多种适当的蚀刻方案。可以使用掩蔽来提高蚀刻的选择性。

图3e示出了在使用标准沉积形成高k栅极电介质和金属栅极之后所得的结构。可以看出，已经在电荷外溢减小层312上提供了高k栅极电介质结构318。如前所述，结构318可以包括例如大约1.5nm的al2o3界面层、以及大约4.5nm的hfo2高k栅极电介质。还提供了功函数调节结构320，其可以包括例如具有大约3nm的厚度的tin和其上的具有大约10nm到15nm的厚度的镍或铂层的双层结构。栅极电极322可以是例如钨(w)并具有大约50nm的厚度。图3e’示出了替代实施例，其中高k栅极电介质结构318延伸到栅极沟槽315之外，并延伸到存取区极化层314上，如所示。

图3f示出了在源极/漏极接触部324a-324b和层间电介质(ild)层326已经被形成和平面化之后所得的结构。如前所述，一些实施例可以不包括源极/漏极接触部324a-324b。在一些这种情况下，ild326可以在源极/漏极区316a-316b之上延伸，并且来自上互连层(未示出)的导体可以通过ild326中的沟槽直接耦合到源极/漏极区316a-316b。许多这种变化和其它配置将显而易见。

横向外延过生长形成方法

图4a到图4e共同示出了用于制备具有根据本公开的另一实施例配置的栅极堆叠体的集成电路结构的示例性过程。该示例性实施例使用iii-v材料的外延横向过生长以建立沟道层406。这种形成技术消除了对缓冲结构的需要。

该方法包括提供衬底400，衬底400具有沉积于其上的诸如二氧化硅或氮化硅的浅沟槽隔离(sti)材料的较厚层。例如，sti层401的厚度可以是30nm到500nm。然后蚀刻sti层401以提供若干沟槽，可以从沟槽生长iii-v材料。可以取决于期望的iii-v生长图案来设置沟槽的间距。通常，接近的沟槽允许生长在相邻沟槽中的iii-v在形成沟道层406时融合(如图4a所示)，其中进一步间隔开的沟槽防止相邻沟槽中生长的iii-v在形成沟道层406时融合(如图4a’所示)。在sti层401中形成沟槽之后，该方法继续利用iii-v材料填充沟槽，将从该iii-v材料形成晶体管沟道层406。可以使用任何数量的沉积技术执行沟道层406的生长，所述沉积技术包括例如金属有机化学气相沉积(mocvd)、分子束外延(mbe)化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)。根据实施例，衬底400是体硅衬底或硅层，sti层401为50nm厚的二氧化硅层，并且沟道层406是大约100nm的gan层(从沟槽的底部测量)。在gan形成在sti层401之上时，横向过生长方法允许可能存在于所生长的gan内的缺陷发生弯折，在沟槽外部留下gan的带小面的残余物。

可以使用用于对包括沟道层406的gan或其它iii-v半导体材料进行过生长的条件来改变所得的外延生长结构的性质。在一些实施例中，通过例如用于沉积材料的v/iii比并且在生长温度和压力下控制沟道层的过生长区域或帽盖的小面化。通常，增大v/iii比有利于矩形小面的形成，如提高沉积温度和降低压力那样。而且通常，较低的v/iii比、较低的温度和较高的压力有利于三角形小面的形成。此外，sti层401中的沟槽相对于衬底400的下方晶体取向的方向可以为所得的过生长区域实现不同的小面。在一个具体实施例中，例如，对于<100>硅衬底400和gan层406而言，沿<110>方向的沟槽取向有利于三角形小面。在另一个示例性实施例中，对于<100>硅衬底400和gan层406而言，沿<100>方向的沟槽取向有利于矩形小面。在另一个示例性实施例中，对于<111>硅衬底400和gan层406而言，沿<112>方向的沟槽取向有利于三角形小面。

在任何情况下，一旦形成了沟道层406的过生长区域，就可以使用标准沉积来沉积层的其余部分。在图示的实施例中，该方法继续：沉积迁移率增强层(mel)408(例如，大约1nm的aln层)；沉积晶格分级层(lgl)410(例如，大约2nm且铝浓度小于15％的algan)；沉积电荷外溢减小层(cprl)312(例如，大约1nm的aln层)；以及沉积存取区极化层414(例如，大约8nm且铝浓度为大约82％的alinn层，或大约8nm且铝浓度为大约30％的algan层)。将会认识到其它实施例和变型。

图4b示出了在已经形成源极区416a和416b之后所得的结构，其可以包括对期望源极/漏极材料进行凹陷和后续生长或其它沉积，如参考图3b-图3c所述。相关论述同样适用于这里。图4c示出了在已经蚀刻出栅极凹陷315之后的所得结构。可以使用任何适当的蚀刻剂。例如，在一个实施例中，形成栅极凹陷415，这可以通过类似于栅极凹陷315的方式完成。

图4d示出了在如前面关于图3e-图3e’所述的使用标准沉积形成高k栅极电介质和金属栅极之后的所得结构。可以看出，已经在电荷外溢减小层412上提供了高k栅极电介质结构(hkds)418。将要认识到，可以以类似于结构318的方式配置结构418。还提供了功函数调节结构(wfts)420，可以以类似于结构320的方式配置结构420，如将要认识到的。栅极电极422可以是例如钨(w)并具有大约50nm的厚度。图4d’示出了替代的实施例，其中高k栅极电介质结构418延伸到栅极沟槽415之外，并延伸到存取区极化层414上，如所示。

图4e示出了在源极/漏极接触部424a-424b和ild层426已经被形成并平坦化之后的所得结构。如前所述，一些实施例可以不包括源极/漏极接触部424a-424b。在一些这种情况下，ild426可以在源极/漏极区416a-416b之上延伸，并且来自上互连层(未示出)的导体可以通过ild326中的沟槽直接耦合到源极/漏极区416a-416b。按照本公开，许多这种变型和其它配置将显而易见。

本文提供的结构和形成方法可以用于实施许多高性能集成电路，例如涉及高频率和/或高功率应用的片上系统(soc)和芯片组配置，所述高频率和/或高功率应用例如是稳压器和射频(rf)功率放大器。

示例性系统

图5示出了根据本公开的一些实施例的利用本文公开的集成电路结构中的一个或多个实施的示例性计算系统。可以看出，计算系统1000容纳主板1002。主板1002可以包括许多部件，包括但不限于处理器1004和至少一个通信芯片1006，它们中的每个可以物理和电耦合到主板1002或通过其它方式集成于其中。将要认识到，主板1002可以是例如任何印刷电路板，无论是主板、安装于主板上的子板或仅仅系统1000的板等。

取决于其应用，计算系统1000可以包括可以或可以不物理和电耦合到主板1002的一个或多个其它部件。这些其它部件可以包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、压缩磁盘(cd)、数字多用盘(dvd)等)。计算系统1000中包括的任何部件可以包括根据示例性实施例配置的一个或多个集成电路结构或器件(例如，根据一些实施例，被配置有处于沟道层和栅极电介质结构之间的晶格匹配的阻挡结构结合存取区极化层的iii-v晶体管)。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的一部分或者通过其它方式集成于其中)。

通信芯片1006实现了用于向和从计算系统1000传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质通过使用经调制的电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片1006可以实施若干无线标准或协议中的任何标准或协议，包括但不限于，wi-fi(ieee802.11系列)、wimax(ieee802.16系列)、ieee802.20、长期演进(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生物、以及被指定为3g、4g、5g和更高版本的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如wi-fi和蓝牙的较短距离无线通信，并且第二通信芯片1006可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do等较长距离无线通信。在一些实施例中，通信芯片1006可以包括如前所述的具有栅极堆叠体和存取区极化层的一个或多个晶体管结构。

计算系统1000的处理器1004包括封装于处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，其是利用如在本文各处所述的一个或多个集成电路结构或器件实施的。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。

通信芯片1006也可以包括封装于半导体芯片1006内的集成电路管芯。根据一些这种示例性实施例，通信芯片的集成电路管芯包括一个或多个如本文中各处所述的集成电路结构或器件。如按照本公开将显而易见的，注意，可以将多标准无线能力直接集成到处理器1004中(例如，其中将任何芯片1006的功能集成到处理器1004中，而不是具有独立的通信芯片)。进一步注意，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片组可以具有集成于其中的多种功能。

在各种实施方式中，计算系统1000可以是膝上型计算机、上网本、笔记本、智能电话、平板电脑、个人数字助理(pda)、超级移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频录像机、或者处理数据或采用使用本文各处所述的公开技术所形成的一个或多个集成电路结构或器件的任何其它电子装置。

其它示例性实施例

以下示例涉及其它实施例，根据这些实施例，许多排列和配置将显而易见。

示例1是一种集成电路晶体管结构，包括：包括iii-v族半导体的沟道层；栅极堆叠体，其在所述沟道层之上并且包括处于第一和第二氮化铝(aln)层之间的氮化铝镓(algan)层；源极和漏极区，均包括iii-v族半导体并通过相应的存取区与所述栅极堆叠体分隔；以及所述存取区中的极化材料，所述极化材料包括iii-v族半导体。

示例2包括示例1的主题，其中，所述沟道层是氮化镓(gan)。

示例3包括示例1或2的主题，并且还包括所述沟道层下方的衬底。

示例4包括示例3的主题，其中，所述衬底是体硅衬底。也可以使用其它衬底材料和配置，例如多层衬底和绝缘体上半导体衬底。也可以使用iii-v衬底。

示例5包括前述示例中的任一个的主题，其中，所述栅极堆叠体还包括栅极电介质结构。

示例6包括示例5的主题，其中，所述栅极电介质结构为多层结构，包括界面材料层和高k电介质材料层。

示例7包括示例6的主题，其中，所述界面材料层是或以其它方式包括iii-v族半导体氧化物。

示例8包括示例6的主题，其中，所述界面材料层包括氧化铝(al2o3)，并且所述高k电介质包括氧化铪。

示例9包括前述示例中的任一个的主题，其中，所述栅极堆叠体还包括功函数调节结构。

示例10包括示例9的主题，其中，所述功函数调节结构为多层结构。

示例11包括前述示例中的任一个的主题，其中，所述栅极堆叠体还包括栅极电极。要注意，栅极电极也可以是多层结构，例如一个或多个接触电阻减小层以及一个或多个元素金属层。还要注意，在一些情况下，栅极电极是包括一个或多个功函数调节层的多层结构。

示例12包括前述示例中的任一个的主题，其中，第一和第二aln层之间的algan层具有5％到15％的范围内的铝浓度。

示例13包括前述示例中的任一个的主题，其中，第一和第二aln层之间的algan层具有大约1nm到3nm的范围内的厚度，并且第一和第二aln层均具有0.5nm到2nm的范围内的厚度。

示例14包括前述示例中的任一个的主题，其中，所述源极和漏极区包括氮化镓(gan)或氮化铟镓(ingan)。

示例15包括前述示例中的任一个的主题，其中，所述源极和漏极区是n掺杂的。

示例16包括前述示例中的任一个的主题，其中，所述晶体管结构包括增强模式金属氧化物半导体高电子迁移率晶体管(moshemt)。

示例17包括示例16的主题，其中，所述增强模式moshemt是nmos晶体管。

示例18包括前述示例中的任一个的主题，其中，所述存取区中的极化材料包括铝和氮。

示例19包括前述示例中的任一个的主题，其中，所述存取区中的极化材料包括氮化铝铟(alinn)并且具有80％到85％的范围内的铝浓度。

示例20包括示例1到18中的任一个的主题，其中，所述存取区中的极化材料包括氮化铝镓(algan)并且具有20％到40％的范围内的铝浓度。

示例21包括前述示例中的任一个的主题，其中，所述存取区中的极化材料具有的铝浓度大于处于第一和第二aln层之间的algan层的铝浓度。

示例22包括前述示例中的任一个的主题，其中，所述存取区中的极化材料具有5nm到25nm的范围内的竖直厚度。竖直厚度并非旨在将所述结构限制到具体取向，而仅仅是表达极化层在实际垂直于algan层(或垂直于另一下方或上方层)的方向上的厚度。

示例23是一种片上系统(soc)，包括根据前述示例中的任一个的集成电路晶体管结构。

示例24是一种射频(rf)电路，包括根据前述示例中的任一个的集成电路晶体管结构。

示例25是一种移动计算系统，包括根据前述示例中的任一个的集成电路晶体管结构。略举数例，示例性移动计算系统包括例如智能电话、平板电脑和膝上型计算机。将要认识到，其它系统可以同等地采用这种集成电路结构(例如，游戏控制器、机顶盒、台式计算机、测量设备、无线电设备、接收机电路、发射机电路等)。

示例26包括一种集成电路晶体管结构，包括：包括氮化镓(gan)的沟道层；栅极堆叠体，其在所述沟道层之上并且包括配置有处于晶格分级层上的电荷外溢减小层的阻挡结构，所述电荷外溢减小层和晶格分级层中的每者包括不同的iii-n族半导体；源极和漏极区，均包括iii-v族半导体并通过相应的存取区与所述栅极堆叠体分隔；以及所述存取区中的极化材料，所述极化材料包括iii-v族半导体。

示例27包括示例26的主题，并且还包括所述沟道层下方的体硅衬底。

示例28包括示例26或27的主题，其中，所述栅极堆叠体还包括栅极电介质结构。

示例29包括示例28的主题，其中，所述栅极电介质结构为多层结构，包括界面材料层和高k电介质材料层。

示例30包括示例26到29中的任一个的主题，其中，所述栅极堆叠体还包括功函数调节结构。

示例31包括示例30的主题，其中，所述功函数调节结构为多层结构。

示例32包括示例26到31中的任一个的主题，其中，所述栅极堆叠体还包括栅极电极。回想栅极电极可以是多层结构，并可以包括功函数调节。

示例33包括示例26到32中的任一个的主题，其中，所述晶格分级层包括氮化铝镓(algan)，并且所述电荷外溢减小层包括氮化铝(aln)。

示例34包括示例33所述的主题，其中，所述晶格分级层具有大约1nm到3nm的范围内的厚度和5％到15％的范围内的铝浓度，并且所述电荷外溢减小层具有0.5nm到2nm的范围内的厚度。

示例35包括示例26到34中的任一个的主题，其中，所述源极和漏极区是n掺杂的并且包括氮化镓(gan)或氮化铟镓(ingan)。

示例36包括示例26到35中的任一个的主题，其中，所述存取区中的极化材料包括铝和氮。

示例37包括示例26到36中的任一个的主题，其中，所述存取区中的极化材料包括氮化铝铟(alinn)并具有80％到85％的范围内的铝浓度。

示例38包括示例26到36中的任一个的主题，其中，所述存取区中的极化材料包括氮化铝镓(algan)并具有20％到40％的范围内的铝浓度。

示例39包括示例26到38中的任一个的主题，其中，所述晶格分级层包括铝，并且所述存取区中的极化材料具有的铝浓度大于所述晶格分级层的铝浓度。

示例40是一种片上系统，包括根据示例26到39中的任一个的集成电路晶体管结构。

示例41是一种射频(rf)电路，包括根据示例26到40中的任一个的集成电路晶体管结构。

示例42是一种移动计算系统，包括根据示例26到41中的任一个的集成电路晶体管结构。

示例43是一种用于形成集成电路晶体管结构的方法，所述方法包括：在衬底上形成沟道层，所述沟道层包括氮化镓(gan)、或一些其它iii-v或iii-n化合物；在所述沟道层之上形成栅极堆叠体，所述栅极堆叠体包括处于第一和第二氮化铝(aln)层之间的氮化铝镓(algan)层；形成源极和漏极区，源极和漏极区均包括iii-v族半导体并通过相应存取区而与所述栅极堆叠体分隔；以及在所述存取区中形成极化材料，所述极化材料包括iii-v族半导体。

示例44包括示例43的主题，其中，所述衬底是体硅衬底。

示例45包括示例43或44的主题，其中，所述栅极堆叠体还包括栅极电介质结构和功函数调节结构中的至少一个。

示例46包括示例45的主题，其中，所述栅极电介质结构和所述功函数调节结构中的至少一个为多层结构。

示例47包括示例43到46中的任一个的主题，其中，所述栅极堆叠体还包括栅极电极。

示例48包括示例43到47中的任一个的主题，其中，第一和第二aln层之间的algan层具有5％到15％的范围内的铝浓度。

示例49包括示例43到48中的任一个的主题，其中，第一和第二aln层之间的algan层具有大约1nm到3nm的范围内的厚度，并且第一和第二aln层均具有0.5nm到2nm的范围内的厚度。

示例50包括示例43到49中的任一个的主题，其中，所述源极和漏极区是n掺杂的并且包括氮化镓(gan)或氮化铟镓(ingan)。

示例51包括示例43到50中的任一个的主题，其中，所述存取区中的iii-v族半导体极化材料包括铝和氮。

示例52包括示例43到51中的任一个的主题，其中，所述存取区中的极化材料包括氮化铝铟(alinn)并具有80％到85％的范围内的铝浓度。

示例53包括示例43到51中的任一个的主题，其中，所述存取区中的极化材料包括氮化铝镓(algan)并具有20％到40％的范围内的铝浓度。

示例54包括示例43到53中的任一个的主题，其中，所述存取区中的极化材料具有的铝浓度大于第一和第二aln层之间的algan层的铝浓度。

示例55包括示例43到54中的任一个的主题，其中，所述存取区中的极化材料具有5nm到25nm的范围内的竖直厚度。

示例56是一种通过示例43到55中的任一个的方法形成的片上系统。

示例57是一种通过示例43到56中的任一个的方法形成的射频(rf)电路。

示例58是一种通过示例43到57中的任一个的方法形成的移动计算系统。

出于例示和描述的目的给出了示例性实施例的前述描述。并非旨在为详尽的或将本公开限制于所公开的精确形式。根据本公开，很多修改形式和变型都是可能的。旨在使本公开的范围不受本具体实施方式的限制，而是受附加到其的权利要求的限制。将来提交的要求享有本申请的优先权的申请可以通过不同方式要求保护所公开的主题，并且一般可以包括如在各处公开或本文中以其它方式展示的一个或多个限制的任何组合。