本发明涉及集成电路静电保护电路设计领域，尤其涉及一种静电放电钳位器件以及静电放电钳位电路。
背景技术：
集成电路(ICs)在制造、装配和测试或在最终的应用中，很容易遭受到制造或者使用过程中的破坏性静电放电(ESD)，可导致许多问题，如栅极氧化物击穿、结损伤、金属损害、和表面电荷累积，从而使得集成电路受到静电的损伤。
目前，电源管理集成电路，驱动器集成电路和汽车集成电路等高压集成电路已经广泛应用于生产生活当中，但是，在现有的在高压集成电路中，静电放电的鲁棒性(robustness)差，不足以满足高压静电放电的要求，造成高压集成电路损伤。因此，有必要对的高压集成电路提供有效地的静电放电保护。
技术实现要素：
本发明的目的在于，提供一种静电放电钳位器件以及静电放电钳位电路，可以有效地提高高压集成电路的静电放电保护能力。
为解决上述技术问题，本发明提供一种静电放电钳位器件，包括：
衬底；
所述衬底上具有两个以上相隔离的第一阱；
在每一个所述第一阱中，包括一源极区、一漏极区和一体区，所述源极区和漏极区之间的第一阱上具有一栅极，所述源极区与栅极之间接入一电阻，所述漏极区与栅极之间接入一电容，所述源极区与体区短接；
在不同的所述第一阱之间，第一个所述第一阱中的源极区连接一第一电源线，最后一个所述第一阱中的漏极区连接一第二电源线，前一所述第一阱中的漏极区连接后一所述第一阱中的源极区；
其中，所述衬底、源极区和漏极区为第一导电类型，所述第一阱和体区为第二导电类型。
可选的，在所述静电放电钳位器件中，所述第一电源线的电压高于所述第二电源线的电压。
可选的，在所述静电放电钳位器件中，所述衬底上还具有第二阱，所述第二阱位于相邻的所述第一阱之间，所述第二阱为第一导电类型，所述第二阱与所述第一阱相隔离。
可选的，在所述静电放电钳位器件中，每个所述第二阱中设置有一第一引出区，所有的所述第一引出区接第二电源线，所述第一引出区为第一导电类型。
可选的，在所述静电放电钳位器件中，所述衬底上还具有至少两个第三阱，所述至少两个第三阱之间形成一限定区间，所有的所述第一阱位于所述限定区间内，所述第三阱为第一导电类型，所述第三阱与所述第一阱相隔离。
可选的，在所述静电放电钳位器件中，所述第三阱中设置有第二引出区，所述第二引出区接第二电源线，所述第二引出区为第一导电类型。
可选的，在所述静电放电钳位器件中，所述第一导电类型为P型，所述第二导电类型为N型。
可选的，在所述静电放电钳位器件中，所述第一电源线和第二电源线之间的电压差大于等于10V。
可选的，在所述静电放电钳位器件中，所述第一电源线和第二电源线之间的电压差为20V、30V、40V或50V。
根据本发明的另一面，还提供一种静电放电钳位电路，包括两个以上串联的晶体管；
在每个所述晶体管中，所述晶体管的源极与栅极之间接入一电阻，所述晶体管的漏极与栅极之间接入一电容，所述晶体管的源极与晶体管的衬底短接；
第一个所述晶体管的源极连接一第一电源线，最后一个所述晶体管的漏极连接一第二电源线，前一所述晶体管的漏极连接后一所述晶体管的源极。
可选的，在所述静电放电钳位电路中，所述第一电源线的电压高于所述第二电源线的电压。
可选的，在所述静电放电钳位电路中，所述晶体管为PMOS晶体管。
可选的，在所述静电放电钳位电路中，所述第一电源线和第二电源线之间的电压差大于等于10V。
可选的，在所述静电放电钳位电路中，所述第一电源线和第二电源线之间的电压差为20V、30V、40V或50V。
与现有技术相比，本发明的静电放电钳位器件以及静电放电钳位电路具有以下优点：
本发明提供的静电放电钳位器件中，衬底上具有两个以上相隔离的第一阱，在每一个所述第一阱中，包括一源极区、一漏极区和一体区，所述源极区和漏极区之间的第一阱上具有一栅极，所述源极区与栅极之间接入一电阻，所述漏极区与栅极之间接入一电容，所述源极区与体区短接；第一个所述第一阱中的源极区连接一第一电源线，最后一个所述第一阱中的漏极区连接一第二电源线，前一所述第一阱中的漏极区连接后一所述第一阱中的源极区。在所述静电放电钳位器件等效的电路中，多个晶体管串联，可以提高所述静电放电钳位器件的耐受电压，即所述第一电源线和第二电源线之间的电压差较大；并且，每一所述晶体管的源极与栅极之间接入一电阻，每一所述晶体管的漏极与栅极之间接入一电容，所述电阻和电容形成容阻耦合，可以降低所在晶体管对于ESD来临时的开启电压，使得所述开启电压低于栅极击穿电压，或者低于晶体管中漏极与衬底的节击穿电压栅极击穿电压，避免所述第一电源线和第二电源线之间漏电，提高静电放电钳位器件的鲁棒性。
附图说明
图1为钳位电路开启过程中电压电流示意图；
图2为本发明中一实施例中静电放电钳位器件的示意图；
图3为本发明中一实施例中静电放电钳位电路的示意图。
具体实施方式
现有技术中高压集成电路不能有效地进行静电放电保护，发明人研究发现，现有技术中的钳位电路(CLAMP)中的钳位电路在开启时的电压电流关系如图1中的a线所示：
最开始，随着电流的增加，加在钳位电路上的电压增加，当加在钳位电路上的电压增加到晶体管对于ESD来临时的开启电压Vt1时，钳位电路导通，出现闪回(Snap-Back)，即晶体管两端的电压闪回到一低电压Vh，之后，电压趋于稳定。
然而，由于现有技术中的开启电压Vt1大于栅极击穿(gate breakdown)电压或者晶体管中漏极与衬底的节击穿电压，会使集成电路失效；并且，由于闪回的幅度较大，一低电压Vh小于第一电源线上的电压VDD，由于闩锁效应(Latch up)，晶体管一直导通，钳位电路的保持电压小于第一电源线上的电压VDD，可能会诱发大电流导致故障。
发明人进一步研究发现，如果可以将钳位电路的开启电压Vt1减小，并控制闪回幅度，则可以避免第一电源线VDD和第二电源线VSS之间漏电，并可以避免大电流导通，从而提高静电放电钳位器件的鲁棒性。
发明人深入研究发现，如果在晶体管的源极与栅极之间接入一电阻，在所述晶体管的漏极与栅极之间接入一电容，所述电阻和电容形成容阻耦合，可以降低所在晶体管对于ESD来临时的开启电压，使得所述开启电压低于栅极击穿电压，或者晶体管中漏极与衬底的节击穿电压，避免所述第一电源线和第二电源线之间漏电，提高静电放电钳位器件的鲁棒性。
根据上述研究，发明人提出一种静电放电钳位器件，包括：
衬底；
所述衬底上具有两个以上相隔离的第一阱；
在每一个所述第一阱中，包括一源极区、一漏极区和一体区，所述源极区和漏极区之间的第一阱上具有一栅极，所述源极区与栅极之间接入一电阻，所述漏极区与栅极之间接入一电容，所述源极区与体区短接；
第一个所述第一阱中的源极区连接一第一电源线，最后一个所述第一阱中的漏极区连接一第二电源线，前一所述第一阱中的漏极区连接后一所述第一阱中的源极区；
其中，所述衬底、源极区和漏极区为第一导电类型，所述第一阱和体区为第二导电类型。
在所述静电放电钳位器件等效的电路中，多个晶体管串联，可以提高所述静电放电钳位器件的耐受电压，即所述第一电源线和第二电源线之间的电压差较大；并且，每一所述晶体管的源极与栅极之间接入一电阻，每一所述晶体管的漏极与栅极之间接入一电容，所述电阻和电容形成容阻耦合，可以降低所在晶体管的开启电压，使得所述晶体管的开启电压低于栅极击穿电压，或者晶体管中漏极与衬底的节击穿电压，避免所述第一电源线和第二电源线之间漏电，提高静电放电钳位器件的鲁棒性。
下面将结合示意图对本发明的静电放电钳位器件以及静电放电钳位电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参考图2所示，所述静电放电钳位器件1用于高压(大于10V的电压)保护，所述静电放电钳位器件1包括衬底100，所述衬底100上具有两个以上相隔离的第一阱110。在本实施例中，所述衬底100为P型衬底(PSUB)，所述第一阱110为N阱(NW)，一个所述第一阱110用于形成一个晶体管。在图2中，示意出了4个所述第一阱110，以用于30V高压的保护，一般的，n×10V的电压使用n+1个所述第一阱110，n为正整数，如，2个所述第一阱110用于10V高压的保护，3个所述第一阱110用于20V高压的保护，5个所述第一阱110用于40V高压的保护，6个所述第一阱110用于50V高压的保护等等。
在每一个所述第一阱110中，均包括一源极区111、一漏极区112和一体区113，所述源极区111和漏极区112的导电类型为P型(P+)，所述体区113的导电类型为N型(N+)。所述源极区111和漏极区112之间的第一阱110上具有一栅极G，所述源极区111与栅极G之间接入一电阻R，所述漏极区112与栅极G之间接入一电容C，所述源极区111与体区113短接。
在不同的所述第一阱110之间，第一个所述第一阱110中的源极区111连接一第一电源线VDD线，所述第一电源线的电压高于所述第二电源线的电压，在本实施例中，所述第一电源线为高压电源线，用于接高压VDD。最后一个所述第一阱110中的漏极区112连接一第二电源线VSS线，在本实施例中，所述第二电源线为低压电源线，用于接低压VSS。前一所述第一阱110中的漏极112连接后一所述第一阱110中的源极111。
可选的，在本实施例中，所述衬底100上还具有第二阱120，所述第二阱120位于相邻的所述第一阱110之间，在本实施例中，所述第二阱120为P型(PW)，所述第二阱120与所述第一阱110相隔离，例如，所述第二阱120与所述第一阱110并不相连，通过衬底相隔离，或者，所述第二阱120与所述第一阱110通过隔离结构(如浅槽隔离结构STI)相隔离。
在每个所述第二阱120中设置有一第一引出区121，所述第一引出区121，在本实施例中，所述第一引出区121为P型(P+)，所有的所述第一引出区121接第二电源线VSS，在本实施例中，所有的所述第一引出区121相连接，所述第一引出区为第一导电类型。
可选的，在本实施例中，所述衬底100上还具有至少两个第三阱130，在本实施例中，所述第三阱130为P型(PW)。所述至少两个第三阱130之间形成一限定区间，所有的所述第一阱110位于所述限定区间内，即所述第三阱130将所述第一阱110内的器件与其它外部期间相隔离。所述第三阱130与所述第一阱110相隔离，例如，所述第三阱130与所述第一阱110并不相连，通过衬底相隔离，或者，所述第三阱130与所述第一阱110通过隔离结构(如浅槽隔离结构STI)相隔离。
在每个所述第三阱130中设置有一第二引出区131，所述第二引出区131，在本实施例中，所述第二引出区131为P型(P+)，所有的所述第二引出区131接第二电源线VSS，在本实施例中，所有的所述第二引出区131与最后一个所述第一引出区121相连接，所述第二引出区为第一导电类型。
所述静电放电钳位器件1的等效电路图如图3所示。在图3中，静电放电钳位电路2，包括4个串联的晶体管M，在每个所述晶体管M中，所述晶体管M的源极与栅极之间接入一电阻R，所述晶体管M的漏极与栅极之间接入一电容C，所述晶体管的源极与晶体管的衬底短接；第一个所述晶体管M的源极连接一第一电源线VDD，最后一个所述晶体管M的漏极连接一第二电源线VSS，前一所述晶体管M的漏极连接后一所述晶体管M的源极。在本实施例中，所述晶体管M为PMOS晶体管。
在本实施例中，所述静电放电钳位电路2为所述静电放电钳位器件1的等效电路图，在其它实施例中，所述静电放电钳位电路2还可以由其它的器件形成。
所述静电放电钳位电路2用于高压(大于10V的电压)保护，即所述第一电源线VDD和第二电源线VSS之间的电压差大于等于10V。可选的，所述第一电源线VDD和第二电源线VSS之间的电压差为20V、30V、40V或50V等。一般的，n×10V的电压使用n+1个所述晶体管M，n为正整数，如，2个所述晶体管M用于10V高压的保护，3个所述晶体管M用于20V高压的保护，4个所述晶体管M用于30V高压的保护，5个所述晶体管M用于40V高压的保护，6个所述晶体管M用于50V高压的保护等等。
因为所述晶体管M具有三极管寄生电流放大系数(β)，所以所述晶体管M相比于二极管具有较佳的ESD保护性能。在本实施例中，4个所述晶体管M串联，每个所述晶体管M均可以进行分压，可以有效地防漏电。在所述第一电源线VDD为30V、所述第二电源线VSS为0V下，每个所述晶体管M漏极和所述第一阱110(NW)之间形成的p-n结将承受7.5v左右的电压。当每个所述晶体管M的反向击穿电压为9V的情况下，所述第一电源线VDD和第二电源线VSS之间不会有泄漏。
然而，4个所述晶体管M串联，会使得所述静电放电钳位电路2的开启电压增加很多，其开启电压大于40V。由于栅极上的电阻和电容耦合效应，使所述晶体管M将早开，使其所述静电放电钳位电路2的开启电压下降到约35V，使得所述晶体管M的开启电压略高于电源电压(VDD)，提高静电放电钳位器件的鲁棒性。
本申请中的钳位电路2在开启时的电压电流关系如图1中的b线所示：
最开始，随着电流的增加，加在钳位电路2上的电压增加，当加在钳位电路2上的电压增加到开启电压Vt1’时，钳位电路2导通，出现闪回(Snap-Back)，即钳位电路2两端的电压闪回到一低电压Vh’，之后，电压趋于稳定。
由于本实施例的每个晶体管的开启电压小于栅极击穿电压，或者晶体管中漏极与衬底的节击穿电压，不会造成第一电源线VDD(即高压电源线)和第二电源线VSS(即低压电源线)之间漏电；并且，由于闪回的幅度较小，一低电压Vh’大于第一电源线上的电压VDD，由于闩锁效应(Latch up)，晶体管一直导通，钳位电路2的电压大于第一电源线上的电压VDD，不会诱发大电流导致故障。
综上所述，本发明提供的静电放电钳位器件，包括：衬底；所述衬底上具有两个以上相隔离的第一阱；在每一个所述第一阱中，包括一源极区、一漏极区和一体区，所述源极区和漏极区之间的第一阱上具有一栅极，所述源极区与栅极之间接入一电阻，所述漏极区与栅极之间接入一电容，所述源极区与体区短接；第一个所述第一阱中的源极区连接一第一电源线，最后一个所述第一阱中的漏极区连接一第二电源线，前一所述第一阱中的漏极区连接后一所述第一阱中的源极区；其中，所述衬底、源极区和漏极区为第一导电类型，所述第一阱和体区为第二导电类型。在所述静电放电钳位器件等效的电路中，多个晶体管串联，可以提高所述静电放电钳位器件的耐受电压，即所述第一电源线和第二电源线之间的电压差较大；并且，每一所述晶体管的源极与栅极之间接入一电阻，每一所述晶体管的漏极与栅极之间接入一电容，所述电阻和电容形成容阻耦合，可以降低所在晶体管对于ESD来临时的开启电压，使得所述开启电压低于栅极击穿电压，或者晶体管中漏极与衬底的节击穿电压，避免所述第一电源线和第二电源线之间漏电，提高静电放电钳位器件的鲁棒性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。