本发明是有关于一种导电结构及其制造方法，且特别是有关于一种互连结构及其制造方法。
背景技术：
随着半导体产业的发展，当集成电路的集成度增加，芯片的表面无法提供足够的面积来制作所需的互连结构时，多层的互连结构设计便逐渐地成为许多集成电路所必须采用的设计方式。
随着半导体元件逐渐缩小，多层互连结构中的上层导电元件与其下方的下层导电元件的重叠裕度(overlaywindow)也会变小，因此容易发生对准偏差。当多层互连结构中的上层导电元件与其下方的下层导电元件发生对准偏差时，上层导电元件会暴露出其下方的下层导电元件。如此一来，相邻的两个上层导电元件会借由所暴露出的下层导电元件而产生桥接路径(bridgingpath)，进而产生电路桥接(circuitbridging)的缺陷。
技术实现要素：
本发明提供一种互连结构及其制造方法，其可有效地防止产生电路桥接的缺陷。
本发明提出一种互连结构，包括基底与导电图案。导电图案包括底部。导电图案的底部设置于基底上。导电图案在底部的两侧壁上各具有缺口。
依照本发明的一实施例所述，在上述互连结构中，导电图案的最小宽度的位置例如是位于缺口处。
依照本发明的一实施例所述，在上述互连结构中，导电图案还包括中间部与顶部。中间部位于顶部与底部之间。导电图案的最大宽度的位置例如是位于中间部。
依照本发明的一实施例所述，在上述互连结构中，导电图案的最大宽度的位置例如是正斜率与负斜率的转变位置。
依照本发明的一实施例所述，在上述互连结构中，还包括第一阻障层。第一阻障层设置于导电图案与基底之间。第一阻障层的宽度可大于导电图案的最小宽度。
依照本发明的一实施例所述，在上述互连结构中，还包括第一阻障层。第一阻障层设置于导电图案与基底之间。缺口可位于导电图案与第一阻障层的界面。
依照本发明的一实施例所述，在上述互连结构中，还包括介电层。介电层设置于导电图案两侧的基底上。缺口可位于介电层与导电图案之间。
本发明提出一种互连结构的制造方法，包括下列步骤。提供基底。在基底上形成导电图案。导电图案包括底部。导电图案在底部的两侧壁上各具有缺口。
依照本发明的一实施例所述，在上述互连结构的制造方法中，导电图案的制造方法包括下列步骤。在基底上形成导电图案材料层。在导电图案材料层上形成图案化罩幕层。以图案化罩幕层为罩幕，对导电图案材料层进行第一蚀刻制程。第一蚀刻制程所使用的第一蚀刻气体包括氯气(cl2)与三氯化硼(bcl3)。第一蚀刻制程中的三氯化硼的流量小于或等于氯气的流量。在进行第一蚀刻制程之后，以图案化罩幕层为罩幕，对导电图案材料层进行第二蚀刻制程。第二蚀刻制程所使用的第二蚀刻气体包括氯气与三氯化硼。第二蚀刻制程中的三氯化硼的流量大于氯气的流量。
依照本发明的一实施例所述，在上述互连结构的制造方法中，还包括在导电图案两侧的基底上形成介电层。缺口可位于介电层与导电图案之间。
基于上述，在本发明所提出的互连结构及其制造方法中，由于导电图案在底部的两侧壁上各具有缺口，因此可缩小导电图案的底部的关键尺寸(criticaldimension，cd)，以提高导电图案与其下方的导电元件的重叠裕度，进而可防止产生电路桥接的缺陷。此外，由于导电图案在底部以外的其他部分具有较大的宽度，进而可保有较大的截面积，因此能够维持低阻值与低电阻电容延迟(rcdelay)。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1a至图1e为本发明一实施例的互连结构的制造流程剖面图。
附图标记说明：
100：基底
102、106：阻障材料层
102a、106a：阻障层
104：导电图案材料层
104a：导电图案
108：图案化罩幕层
110、112：缺口
114：介电层
116：孔洞
bp：底部
ef：蚀刻前缘
mp：中间部
tp：顶部
w1：最小宽度
w2：最大宽度
w3、w4：宽度
具体实施方式
图1a至图1e为本发明一实施例的互连结构的制造流程剖面图。
首先，请参照图1a，提供基底100。基底100可为单层基底或多层基底，且可形成有其他膜层(未绘示)、导电元件(未绘示)或半导体元件(未绘示)于其上。
接着，可选择性地在基底100上形成阻障材料层102。阻障材料层102的材料例如是ti、tin、ta、tan或其组合。阻障材料层102的形成方法例如是物理气相沉积法或化学气相沉积法。
然后，在阻障材料层102上形成导电图案材料层104。导电图案材料层104的材料例如是alcu、al或w。导电图案材料层104的形成方法例如是物理气相沉积法或化学气相沉积法。
接下来，可选择性地在导电图案材料层104上形成阻障材料层106。阻障材料层106的材料例如是ti、tin、ta、tan或其组合。阻障材料层106的形成方法例如是物理气相沉积法或化学气相沉积法。
之后，在阻障材料层106上形成图案化罩幕层108。图案化罩幕层108的材料例如是图案化光阻层或图案化硬罩幕层。图案化光阻层的材料例如是正光阻材料或负光阻材料。图案化硬罩幕层的材料例如是非晶碳(amorphouscarbon)、氮化硅或氧化硅。
再者，请参照图1b，以图案化罩幕层108为罩幕，移除部分阻障材料层106，而在导电图案材料层104上形成阻障层106a。部分阻障材料层106的移除方法例如是以图案化罩幕层108为罩幕，对阻障材料层106进行蚀刻制程(如，干式蚀刻制程)。
随后，以图案化罩幕层108为罩幕，对导电图案材料层104进行第一蚀刻制程。在进行第一蚀刻制程之后，在导电图案材料层104中的蚀刻前缘(etchfront)ef的形状可类似于u形(u-shape)。第一蚀刻制程例如是干式蚀刻制程。
第一蚀刻制程所使用的第一蚀刻气体包括氯气与三氯化硼。第一蚀刻制程中的三氯化硼的流量小于或等于氯气的流量。第一蚀刻制程中的三氯化硼与氯气的流量比例如是0.3至1。在一实施例中，第一蚀刻制程中的三氯化硼与氯气的流量可为0.5至1。
此外，第一蚀刻气体还包括保护气体。保护气体例如是甲烷、氮气、四氟甲烷、三氟甲烷或其组合。在第一蚀刻制程中，甲烷的流量例如是5sccm至20sccm，氮气的流量例如是5sccm至20sccm，四氟甲烷的流量例如是0sccm至15sccm，三氟甲烷的流量例如是0sccm至15sccm。
另外，在进行第一蚀刻制程时，制程压力例如是2mtorr至35mtorr，射频电源功率例如是100w至1500w，且射频偏压功率例如是15w至500w。在一实施例中，在进行第一蚀刻制程时，制程压力例如是4mtorr至20mtorr，射频电源功率例如是400w至1200w，且射频偏压功率例如是50w至200w。
继之，请参照图1c，在进行第一蚀刻制程之后，以图案化罩幕层108为罩幕，对导电图案材料层104进行第二蚀刻制程，而可在阻障材料层102上形成导电图案104a。第二蚀刻制程可为蚀刻前缘调整蚀刻制程(etchfrontmodifiedetchprocess)。亦即，在进行第二蚀刻制程之后，在导电图案材料层104中的蚀刻前缘ef的形状可从u形调整为具有底切(undercutting)的形状。如此一来，导电图案104a的整体形状可类似于瓶状(bottleshape)。第二蚀刻制程例如是干式蚀刻制程。此外，在进行第二蚀刻制程时，可选择性地移除部分阻障材料层102。
第二蚀刻制程所使用的第二蚀刻气体包括氯气与三氯化硼。第二蚀刻制程中的三氯化硼的流量大于氯气的流量。第二蚀刻制程中的三氯化硼与氯气的流量比例如是1.3至5。在一实施例中，第二蚀刻制程中的三氯化硼与氯气的流量可为1.5至2.5。
此外，第二蚀刻气体还包括保护气体。保护气体例如是甲烷、氮气、四氟甲烷、三氟甲烷或其组合。在第二蚀刻制程中，甲烷的流量例如是0sccm至5sccm，氮气的流量例如是5sccm至20sccm，四氟甲烷的流量例如是0sccm至5sccm，三氟甲烷的流量例如是0sccm至5sccm。
另外，在进行第二蚀刻制程时，制程压力例如是2mtorr至30mtorr，射频电源功率例如是100w至1500w，且射频偏压功率例如是15w至200w。在一实施例中，在进行第二蚀刻制程时，制程压力例如是2mtorr至15mtorr，射频电源功率例如是500w至1200w，且射频偏压功率例如是50w至200w。
导电图案104a包括底部bp。导电图案104a在底部bp的两侧壁上各具有缺口110。借由缺口110可缩小导电图案104a的底部bp的关键尺寸，以提高导电图案104a与其下方的导电元件的重叠裕度，进而可防止产生电路桥接的缺陷。导电图案104a的最小宽度w1的位置例如是位于缺口110处。
导电图案104a还包括中间部mp与顶部tp。中间部mp位于顶部tp与底部bp之间。导电图案104a在顶部tp的两侧壁上亦可选择性地各具有缺口112，但本发明并不以此为限。在另一实施例中，导电图案104a在顶部tp的两侧壁上亦可不有缺口112。
此外，导电图案104a的最大宽度w2的位置例如是位于中间部mp。导电图案104a的最大宽度w2的位置例如是正斜率与负斜率的转变位置。位于顶部tp的宽度w3可介于最小宽度w1与最大宽度w2之间。在此实施例中，底部bp与中间部mp可约略以最小宽度w1的位置做为分界，顶部tp与中间部mp可约略以宽度w3的位置做为分界，但本发明并不以此为限。
接下来，请参照图1d，以图案化罩幕层108为罩幕，移除部分阻障材料层102，而在导电图案104a与基底100之间形成阻障层102a。部分阻障材料层102的移除方法例如是以图案化罩幕层108为罩幕，对阻障材料层102进行蚀刻制程(如，干式蚀刻制程)。阻障层102a的宽度w4可大于导电图案104a的最小宽度w1。
此外，缺口110可邻近于导电图案104a与阻障层102a的界面。举例来说，缺口110可位于导电图案104a与阻障层102a的界面。在另一实施例中，当互连结构不具有阻障层102a时，缺口110可邻近于导电图案104a与基底100的界面。举例来说，缺口110可位于导电图案104a与基底100的界面。
然后，可移除图案化罩幕层108。图案化罩幕层108的移除方法例如是干式移除法或湿式移除法。举例来说，图案化罩幕层108的移除方法可先用氧电浆对图案化睾幕层108进行灰化(ash)，再用湿式清洁法将灰化后的残余物清除。在另一实施例中，当图案化罩幕层108例如是氮化硅或氧化硅的图案化硬罩幕层时，可不移除图案化罩幕层108。
虽然本实施例的导电图案104a的制造方法是以上述制造方法为例进行说明，但本发明的导电图案104a的制造方法并不以此为限。
接着，请参照图1e，在导电图案104a两侧的基底100上形成介电层114。缺口110可位于介电层114与导电图案104a之间。此外，介电层114亦可填入部分缺口110中。另外，缺口112可位于介电层114与导电图案104a之间，且介电层114亦可填入部分缺口112中。另一方面，取决填洞能力的优劣情况，在相邻两个导电图案104a之间的介电层114中可能会形成孔洞116。介电层114的材料例如是氧化硅。介电层114的形成方法例如是化学气相沉积法。
基于上述实施例可知，由于导电图案104a在底部bp的两侧壁上各具有缺口110，因此可缩小导电图案104a的底部bp的关键尺寸，以可提高导电图案104a与其下方的导电元件的重叠裕度，进而可防止产生电路桥接的缺陷。此外，由于导电图案104a在底部bp以外的其他部分具有较大的宽度，进而可保有较大的截面积，因此能够维持低阻值与低电阻电容延迟。
以下，借由图1e来说明本实施例的互连结构。此外，本实施例的互连结构的制造方法虽然是以上述制造方法为例进行说明，但本发明的互连结构的制造方法并不以此为限。
请参照图1e，互连结构包括基底100与导电图案104a。导电图案104a包括底部bp。导电图案104a的底部bp设置于基底100上。导电图案104a在底部bp的两侧壁上各具有缺口110。导电图案104a还包括中间部mp与顶部tp。中间部mp位于顶部tp与底部bp之间。导电图案104a在顶部tp的两侧壁上可选择性地各具有缺口112。此外，互连结构还可选择性地包括阻障层102a、阻障层106a与介电层114中的至少一个。阻障层102a设置于导电图案104a与基底100之间。阻障层106a设置于导电图案104a上。介电层114设置于导电图案104a两侧的基底100上。在相邻两个导电图案104a之间的介电层114中可选择性地具有孔洞116。另外，互连结构中的各构件的材料、设置方式、形成方法与功效已于上述图1a至图1e的制造方法中进行详尽地说明，故于此不再赘述。
综上所述，在上述实施例所提出的互连结构及其制造方法中，由于导电图案在底部的两侧壁上各具有缺口，因此可缩小导电图案的底部的关键尺寸，以提高导电图案与其下方的导电元件的重叠裕度，进而可防止产生电路桥接的缺陷。此外，由于导电图案在底部以外的其他部分具有较大的宽度，进而可保有较大的截面积，因此能够维持低阻值与低电阻电容延迟。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求的界定为准。