光掩模布图以及形成精细图案的方法与流程

示例实施方式涉及光掩模布图(photomasklayout)、形成精细图案(finepattern)的方法和/或制造半导体器件的方法。更具体地，示例实施方式涉及用于形成精细孔的光掩模布图、使用该光掩模布图形成精细图案的方法和/或使用该光掩模布图制造半导体器件的方法。

背景技术：

光刻工艺可以用于限定诸如布线、插塞和/或接触的元件，用于实现半导体器件的电路等。在光刻工艺中，可以制造其中电路图案被预先地设计的光掩模布图。光致抗蚀剂膜可以使用该光掩模布图而图案化以形成光致抗蚀剂图案。导电层可以使用该光致抗蚀剂图案作为蚀刻掩模来图案化以形成电路图案。

随着半导体器件变得高度地集成，目标图案的临界尺寸会减小。因此，会需要改善的曝光设备或精细蚀刻工艺诸如双图案化工艺。双图案化工艺指的是通过提供牺牲结构、在牺牲结构的侧壁上形成间隔物以及去除间隔物之间的牺牲结构来限定图案的图案化。

技术实现要素：

一些示例实施方式提供能够形成具有更高的分辨率的图案的光掩模布图。

一些示例实施方式提供形成具有更高的分辨率和更高的可靠性的精细图案的方法。

一些示例实施方式提供制造具有更高的分辨率和更高的可靠性的半导体器件的方法。

根据示例实施方式，一种形成精细图案的方法包括：在目标层上形成多个第一牺牲图案，该目标层在基板上；在该多个第一牺牲图案的各自的侧壁上形成第一间隔物；去除该多个第一牺牲图案；形成多个第二牺牲图案，第二牺牲图案与第一间隔物交叉，每个第二牺牲图案包括线部分(lineportion)和突出部部分(tabportion)，突出部部分具有比线部分宽的宽度；在该多个第二牺牲图案的各自的侧壁上形成第二间隔物；去除该多个第二牺牲图案；以及通过孔区域蚀刻目标层以暴露基板，该孔区域由第一间隔物和第二间隔物限定。

根据示例实施方式，一种形成精细图案的方法包括：在基板上形成目标层，基板具有单元区和虚设区；通过第一双图案化工艺在目标层上形成第一间隔物，第一间隔物在第一方向上延伸；通过第二双图案化工艺形成在第二方向上延伸的第二间隔物，第一方向关于第二方向倾斜，第二间隔物与第一间隔物交叉，并且第二间隔物之间的间隙在虚设区中在垂直于第二方向的第三方向上交替地增大和减小；以及通过由第一间隔物和第二间隔物限定的空间来蚀刻目标层以形成接触孔。

根据示例实施方式，一种形成精细图案的方法包括：在基板上形成隔离层以限定有源图案；在有源图案和隔离层上形成栅结构；在有源图案上形成源/漏区，源/漏区邻近栅结构；在有源图案和隔离层上形成绝缘夹层以覆盖栅结构和源/漏区；在绝缘夹层上形成多个第一牺牲图案；在该多个第一牺牲图案的侧壁上形成第一间隔物；去除该多个第一牺牲图案；形成多个第二牺牲图案，第二牺牲图案与第一间隔物交叉，每个第二牺牲图案包括线部分和突出部部分，突出部部分具有比线部分宽的宽度；在该多个第二牺牲图案的侧壁上形成第二间隔物；去除该多个第二牺牲图案；以及通过孔区域部分地去除绝缘夹层以形成暴露源/漏区的接触孔，该孔区域由第一间隔物和第二间隔物限定。

根据示例实施方式，一种光掩模布图包括：在第一方向上延伸的多个第一图案区域；以及与第一图案区域交叉的多个第二图案区域，第二图案区域在第二方向上延伸，第一方向关于第二方向倾斜，每个第二图案区域包括线区域以及与线区域的一端连接的突出部区域，并且突出部区域具有比线区域大的宽度。

根据示例实施方式，一种形成精细图案的方法包括：在基板上形成目标层，基板具有单元区和虚设区；通过第一双图案化工艺在目标层上形成第一间隔物，第一间隔物在第一方向上延伸；通过第二双图案化工艺形成在第二方向上延伸的第二间隔物，第一方向关于第二方向倾斜，第二间隔物与第一间隔物交叉，并且第二间隔物之间的间隙在虚设区中在垂直于第二方向的第三方向上交替地增大和减小；以及通过由第一间隔物和第二间隔物限定的空间蚀刻目标层以形成接触孔。

附图说明

从以下结合附图的详细描述，示例实施方式将被更清楚地理解。图1至图37描绘了如这里描述的非限制的示例实施方式。

图1a和图1b是示出根据一些示例实施方式的光掩模布图的俯视图；

图2至图21是示出根据示例实施方式的形成精细图案的方法的俯视图和剖视图；

图22至图24是示出根据示例实施方式的形成精细图案的方法的俯视图；

图25和图26是示出根据一些比较示例的形成精细图案的方法的俯视图；以及

图27至图37是示出根据示例实施方式的制造半导体器件的方法的俯视图和剖视图。

具体实施方式

在下文，将参照附图详细说明一些示例实施方式。

图1a和图1b是示出根据一些示例实施方式的光掩模布图的俯视图。

在图1a和图1b中，第一方向和第二方向可以定义基本上彼此垂直的两个方向。第三方向可以定义相对于第一方向或第二方向的倾斜方向。

参照图1a，光掩模布图可以包括空白区域100、第一图案区域110和第二图案区域120。

空白区域100可以对应于可对其进行曝光工艺的层、掩模层或牺牲层。

第一图案区域110可以在倾斜方向上延伸。例如，第一图案区域110可以在第三方向上延伸。多个第一图案区域110可以布置在基本上垂直于第三方向的方向上。

第一空间115可以限定在第一图案区域110之间。因此，第一空间115可以在第三方向上延伸。在一些示例实施方式中，每个第一空间115可以在基本上垂直于第三方向的所述方向上具有一宽度。

在一些示例实施方式中，第一图案区域110可以对应于用于第一双图案化工艺的第一双图案化技术(dpt)图案。

第二图案区域120可以在笔直的方向上延伸。例如，第二图案区域120可以在第二方向上延伸。第二图案区域120可以位于第一图案区域110之上。第二图案区域120可以与第一图案区域110交叉。此外，多个第二图案区域120可以布置在第一方向上。

第二空间130可以限定在第二图案区域120之间。因此，第二空间130可以在第二方向上延伸。在一些示例实施方式中，每个第二空间130可以在第一方向上具有一宽度。

在一些示例实施方式中，第二图案区域120可以包括线区域123和突出部区域125。突出部区域125可以连接到线区域123的一端。突出部区域125可以在第一方向上具有比线区域123在第一方向上的宽度大的宽度。

相邻的突出部区域125之间的第二空间130可以具有比相邻的线区域123之间的第二空间130的宽度小的宽度。因此，空白区域100的通过相邻的突出部区域125的部分暴露的区域可以小于空白区域100的通过相邻的线区域123的部分暴露的区域。

在一些示例实施方式中，在图1a中，突出部区域125可以连接到线区域123的一端。在一些示例实施方式中，两个突出部区域125可以分别连接到线区域123的两端。

参照图1b，第二图案区域120之间的间隙可以彼此不同。例如，中央的第二图案区域和边缘的第二图案区域之间的间隙可以比中央的第二图案区域之间的间隙宽。例如，第二图案区域120可以包括单元图案区域120a(例如中央的第二图案区域)和虚设图案区域120b(例如边缘的第二图案区域)。

单元图案区域120a可以布置在与半导体器件的单元区或单元块对应的区域中。虚设图案区域120b可以布置在单元区或单元块的边界区域或外围区域中。两个虚设图案区域120b可以分别布置在单元图案区域120a的两侧。

在一些示例实施方式中，单元图案区域120a和虚设图案区域120b之间的第二空间130b可以具有比单元图案区域120a之间的第二空间130a的宽度大的宽度。

如参照图1a叙述的，单元图案区域120a和虚设图案区域120b可以在第二方向上延伸。单元图案区域120a和虚设图案区域120b的每个可以包括线区域123和突出部区域125。

图2至图21是示出根据示例实施方式的形成精细图案的方法的俯视图和剖视图。图2、图4、图6、图8、图10、图12和图14-18是示出形成精细图案的方法的俯视图。图3是沿图2中的线iii-iii’截取的剖视图。图5是沿图4中的线v-v’截取的剖视图。图7是沿图8中的线vii-vii’截取的剖视图。图9是沿图8中的线ix-ix’截取的剖视图。图11是沿图10中的线xi-xi’截取的剖视图。图13是沿图12中的线xiii-xiii’截取的剖视图。图19至图21是沿图18中的线xix-xix’截取的剖视图。

在图2至图21中，第一方向和第二方向可以定义基本上彼此垂直的两个方向。第三方向可以定义相对于第一方向或第二方向的倾斜方向。

参照图2和图3，目标层210、掩模层220、缓冲层230和第一牺牲层240可以顺序地形成在基板200的上表面上。

在一些示例实施方式中，基板200可以包括半导体基板诸如硅基板、锗基板、硅锗基板、绝缘体上硅(soi)基板、绝缘体上锗(goi)基板等。基板200可以包括iii-v族化合物诸如inp、gap、gaas、gasb等。尽管没有在附图中绘出，但是电路结构诸如栅结构、杂质区、布线、插塞等可以形成在基板200上。

目标层210可以通过双图案化工艺转变为精细图案。例如，目标层210可以通过双图案化工艺被部分地蚀刻以形成具有孔的精细图案。

目标层210可以配置为至少部分地覆盖电路结构。在一些示例实施方式中，目标层210可以包括硅氧化物(例如等离子体增强氧化物(peox)、正硅酸乙酯(teos)或硅酸盐玻璃)。目标层210可以是具有低介电常数的有机氧化物，例如聚硅氧烷或硅倍半氧烷。

目标层210可以通过例如化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺、原子层沉积(ald)工艺或旋涂工艺形成。

掩模层220可以形成在目标层210的上表面上。掩模层220可以通过双图案化工艺转变为掩模图案。掩模图案可以用于蚀刻目标层210。

在一些示例实施方式中，掩模层220可以通过例如使用硅基或碳基旋涂硬掩模材料(soh)的旋涂工艺形成。

缓冲层230可以形成在掩模层220的上表面上。缓冲层230可以用作蚀刻停止层。例如，缓冲层230可以是由溅射工艺或ald工艺形成的硅氮氧化物或硅氮化物。

第一牺牲层240可以形成在缓冲层230的上表面上。第一牺牲层240可以对应于第一双图案化工艺的目标层。第一牺牲层240可以通过例如使用soh的旋涂工艺形成。

参照图4和图5，第一牺牲层240可以被图案化以形成第一牺牲图案245。

在一些示例实施方式中，第一牺牲图案245可以通过将图1a或图1b中的光掩模布图的第一图案区域110转录到第一牺牲层240中而形成。

例如，第一光致抗蚀剂膜(未示出)可以形成在第一牺牲层240的上表面上。可以对第一光致抗蚀剂膜执行使用光掩模布图的第一图案区域110的第一曝光工艺以形成第一光致抗蚀剂图案。第一牺牲层240可以使用第一光致抗蚀剂图案作为蚀刻掩模来图案化以形成第一牺牲图案245。在形成第一牺牲图案245之后，第一光致抗蚀剂图案可以然后通过剥离工艺去除。

在一些示例实施方式中，第一牺牲图案245可以在倾斜方向(例如第三方向)上延伸。多个第一牺牲图案245可以布置在基本上垂直于第三方向的方向上。缓冲层230的上表面可以通过第一牺牲图案245之间的间隙被部分地暴露。第一牺牲图案245可以平行于目标层210的上表面。

参照图6和图7，第一间隔物层250可以形成在第一牺牲图案245的上表面和缓冲层230的暴露的上表面上。

第一间隔物层250可以包括具有优良的台阶覆盖或共形特性的材料。第一间隔物层250可以包括ald氧化物。

参照图8和图9，第一间隔物层250可以被部分地去除以在第一牺牲图案245的侧壁上形成第一间隔物255。

在一些示例实施方式中，第一间隔物层250的在第一牺牲图案245的上表面和缓冲层230的上表面上的部分可以通过回蚀刻工艺去除以在第一牺牲图案245的侧壁上形成第一间隔物255。

参照图10和图11，第一牺牲图案245可以通过灰化工艺或剥离工艺去除。

通过去除第一牺牲图案245，在第三方向上延伸的第一间隔物255可以保留在缓冲层230的上表面上。第一开口260可以通过第一双图案化工艺形成在第一间隔物255之间。

第一开口260可以在倾斜方向(例如第三方向)上延伸。第一开口260可以布置在基本上垂直于第三方向的所述方向上。

参照图12和图13，第二牺牲层270可以形成在缓冲层230上以覆盖第一间隔物255。

第二牺牲层270可以包括与第一牺牲层240的材料基本上相同或类似的材料。例如，第二牺牲层270可以通过使用soh的旋涂工艺形成。在一些示例实施方式中，第二牺牲层270可以具有用于填满第一开口260并覆盖第一间隔物255的厚度。在一些示例实施方式中，第二牺牲层270可以对应于第二双图案化工艺的目标层。

参照图14，第二牺牲层270可以被图案化以形成第二牺牲图案275。

在一些示例实施方式中，第二牺牲图案275可以通过将图1a或图1b中的光掩模布图的第二图案区域120转录到第二牺牲层270中而形成。

例如，第二光致抗蚀剂膜(未示出)可以形成在第二牺牲层270的上表面上。可以对第二光致抗蚀剂膜执行使用光掩模布图的第二图案区域120的第二曝光工艺以形成第二光致抗蚀剂图案。第二牺牲层270可以使用第二光致抗蚀剂图案作为蚀刻掩模来图案化以形成第二牺牲图案275。在形成第二牺牲图案275之后，第二光致抗蚀剂图案可以然后通过剥离工艺去除。

在一些示例实施方式中，第二牺牲图案275可以与第一间隔物255交叉。第二牺牲图案275可以在第二方向上延伸。多个第二牺牲图案275可以布置在第一方向上。

第二牺牲图案275可以包括线部分276和突出部部分277。线部分276可以通过将光掩模布图的线区域123转录到第二牺牲层270中而形成。突出部部分277可以通过将光掩模布图的突出部区域125转录到第二牺牲层270中而形成。

突出部部分277可以连接到线部分276的一端。突出部部分277可以在第一方向上具有比线部分276的宽度大的宽度。可选地，两个突出部部分277可以分别连接到线部分276的两端。

在一些示例实施方式中，当可以使用图1b中的光掩模布图时，边缘的第二牺牲图案275和中央的第二牺牲图案275之间的间隙可以比中央的第二牺牲图案275之间的间隙宽。

在这种情形下，第二牺牲图案275可以包括单元牺牲图案275a和虚设牺牲图案275b。单元牺牲图案275a可以通过将光掩模布图的单元图案区域120a转录到第二牺牲层270中而形成。虚设牺牲图案275b可以通过将光掩模布图的虚设图案区域120b转录到第二牺牲层270中而形成。

在一些示例实施方式中，单元牺牲图案275a的线部分可以布置在半导体器件的单元区或单元块中。单元牺牲图案275a和虚设牺牲图案275b的突出部部分277可以布置在单元区或单元块的边界区域或外围区域中。

在第一方向上，虚设牺牲图案275b和单元牺牲图案275a之间的间隙可以比单元牺牲图案275a之间的间隙宽。第一间隔物255和缓冲层230可以通过第二牺牲图案275之间的空间被部分地暴露。

参照图15，第二间隔物280可以形成在第二牺牲图案275的侧壁上。

第二间隔物280可以通过与参照图6至图9的用于形成第一间隔物255的工艺基本上相同或类似的工艺形成。例如，第二间隔物层可以共形地形成在第二牺牲图案275、缓冲层230和第一间隔物255上。第二间隔物层可以通过回蚀刻工艺被部分地去除以在第二牺牲图案275的侧壁上形成第二间隔物280。

在一些示例实施方式中，第二间隔物层可以包括与第一间隔物255的材料不同的材料从而保证蚀刻选择性。第二间隔物层可以通过使用硅氮化物的ald工艺形成。

参照图16，第二牺牲图案275可以通过灰化工艺和/或剥离工艺去除。

通过去除第二牺牲图案275，第二间隔物280可以保留。此外，第二开口285可以通过第二间隔物280之间在第一方向上的空间来限定。第二开口285可以在第二方向上延伸。第二开口285可以布置在第一方向上。

在其中布置和/或去除突出部部分277的区域中，第二开口285的宽度可以在第一方向上交替地增大和减小。也就是，在其中布置和/或去除突出部部分277的区域中，第二间隔物280之间的间隙可以在第一方向上交替地增大和减小。

在第三方向上延伸的第一间隔物255和在第二方向上延伸的第二间隔物280可以通过第一双图案化工艺和第二双图案化工艺而在缓冲层230上彼此交叉。第一间隔物255和第二间隔物280可以形成平行四边形形状的空间(room)。平行四边形形状的空间可以限定由图16中的虚线表示的孔区域。

孔区域可以包括第一孔区域290、第二孔区域292、第三孔区域294和第四孔区域296。

在一些示例实施方式中，第一孔区域290可以形成在单元区或单元块中。第二孔区域292和第三孔区域294可以形成在单元区或单元块的边界区域或外围区域中。第四孔区域296可以形成在单元区或单元块外面。

第二孔区域292可以由通过去除第二牺牲图案275的突出部部分277(见图14和图15)而形成的空间来限定。由于突出部部分277的宽度可以比线部分276的宽度宽，所以第二孔区域292可以具有比第一孔区域290的尺寸大的尺寸。

第三孔区域294可以由图14中的单元牺牲图案275a和虚设牺牲图案275b之间的空间(例如对应于第二空间130b的空间)限定。由于单元牺牲图案275a和虚设牺牲图案275b之间的间隙比单元牺牲图案275a之间的间隙宽，所以第三孔区域294可以具有比第一孔区域290的尺寸大的尺寸。

在一些示例实施方式中，第二孔区域292和第三孔区域294可以用作虚设孔区域。

第四孔区域296可以形成在第二开口285之间，第二开口285可以位于相邻的突出部部分277之间。由于突出部部分277的宽度可以比线部分276的宽度宽，所以突出部部分277之间的第二开口285可以具有比线部分276之间的第二开口285的宽度小的宽度。此外，在突出部部分277的侧壁上的第二间隔物280可以进一步减小第二开口285的宽度。

因此，与单元区或单元块外面的寄生孔区域对应的第四孔区域296的尺寸可以减小。

参照图17，修整图案(trimpattern)可以形成在缓冲层230、第一间隔物255和第二间隔物280上。修整图案可以包括覆盖或遮挡第四孔区域296的第一修整图案部分300。

第一修整图案部分300可以通过使用光致抗蚀剂材料的曝光工艺和显影工艺形成。

在一些示例实施方式中，第一修整图案部分300可以在第一方向上延伸以完全覆盖第四孔区域296。第一修整图案部分300可以不覆盖第二孔区域292。如上所述，由于作为寄生孔区域的第四孔区域296可以通过突出部部分277而具有小的尺寸，所以第一修整图案部分300可以仅覆盖第四孔区域296，而不覆盖第二孔区域292。

在一些示例实施方式中，修整图案可以包括在第二方向上延伸的第二修整图案部分310。第二修整图案部分310可以覆盖第三孔区域294外面的区域。

参照图18和图19，缓冲层230和掩模层220可以使用第一间隔物255和第二间隔物280作为蚀刻掩模被部分地蚀刻以形成缓冲图案235和掩模层图案225。

因此，第一孔区域290、第二孔区域292和第三孔区域294可以扩展到掩模层220中以形成掩模图案225。由于第一修整图案部分300覆盖第四孔区域296，所以第四孔区域296可以不被转录到掩模层200中。

参照图20，第一修整图案部分300和第二修整图案部分310、第一间隔物255和第二间隔物280以及缓冲层230可以通过化学机械抛光(cmp)工艺去除。因此，掩模图案225可以保留在目标层210上。

参照图21，目标层210可以使用掩模图案225作为蚀刻掩模来蚀刻。

第一至第三孔区域290、292和294可以通过蚀刻工艺被转录到目标层210中以形成接触孔。

接触孔可以包括第一接触孔320、第二接触孔和第三接触孔330。第一接触孔320可以通过将第一孔区域290转录到目标层210中而形成。第二接触孔可以通过将第二孔区域292转录到目标层210中而形成。第三接触孔330可以通过将第三孔区域294转录到目标层210中而形成。

在一些示例实施方式中，导电材料诸如金属、金属氮化物、金属硅化物和/或掺杂的多晶硅可以形成在接触孔中以形成接触。例如，半导体器件的单元区或单元块中的单元接触可以形成在第一接触孔320中。

单元区或单元块的边界区域或外围区域中的虚设接触可以形成在第二接触孔和/或第三接触孔330中。在一些示例实施方式中，第二接触孔和第三接触孔330可以具有比第一接触孔320的面积或体积大的面积或体积。因此，虚设接触可以具有比单元接触的面积或体积大的面积或体积。

在形成接触之后，可以对单元区或单元块执行用于制造半导体器件的后续工艺(包括例如沉积工艺和/或蚀刻工艺)。虚设接触可以用作缓冲物以吸收由所述工艺引起的负载或应力。

在形成接触孔或接触之后，掩模图案225可以通过灰化工艺和/或剥离工艺去除。

图22至图24是示出根据示例实施方式的形成精细图案的方法的俯视图。

为了简洁起见，这里可以省略关于与参照图2至图21说明的那些工艺基本上相同的工艺的任何进一步说明。

参照图21，可以执行与参照图2至图14说明的那些工艺基本上相同的工艺。

在一些示例实施方式中，第一间隔物255可以形成在缓冲层230上。第一间隔物255可以在第三方向上延伸。第二牺牲图案275可以形成在第一间隔物255和缓冲层230上。第二牺牲图案275可以在第二方向上延伸。

第二牺牲图案275可以包括线部分276和突出部部分278。突出部部分278可以在第一方向上具有比线部分276在第一方向上的宽度大的宽度。

由于突出部部分278的宽度大于线部分276的宽度，所以与图14中的突出部部分277之间的空间相比，突出部部分278之间的空间可以减小。

在一些示例实施方式中，第二牺牲图案275可以包括单元牺牲图案275a和虚设牺牲图案275b。虚设牺牲图案275b和单元牺牲图案275a之间的间隙可以比单元牺牲图案275a之间的间隙宽。

参照图23，第二间隔物282可以通过与参照图15说明的那些工艺基本上类似的工艺形成在第二牺牲图案275的侧壁上。

在一些示例实施方式中，第二间隔物282可以完全地填充突出部部分278之间的空间。

参照图24，如参照图16叙述的，第二牺牲图案275可以被去除以形成由彼此交叉的第一间隔物255和第二间隔物282限定的孔区域。

例如，第一孔区域290可以形成在半导体器件的单元区或单元块中。被提供作为虚设孔区域的第二孔区域292a和第三孔区域294可以形成在单元区或单元块的边界区域或外围区域中。

由于突出部部分278之间的空间用第二间隔物282完全地填充，所以可以不形成图16中的第四孔区域296。因此，这里可以省略如图17所示的用于形成第一修整图案部分300(其可以遮挡寄生孔区域)的工艺。

可以执行与参照图18至图21说明的那些工艺基本上相同或类似的工艺以将孔区域转录到目标层中，从而形成接触孔。

图25和图26是示出根据一些比较示例的形成精细图案的方法的俯视图。

为了简洁起见，这里可以省略关于与参照图2至图21或图22至图24说明的那些工艺基本上相同的工艺的任何进一步说明。

参照图25，在第二方向上延伸的第二牺牲图案可以仅包括具有均一宽度的线部分。第二牺牲图案可以不包括突出部部分。多个第二牺牲图案可以以均一的间距彼此间隔开地布置。

孔区域可以形成在第一间隔物340和第二间隔物350之间的交叉区域处。孔区域可以具有基本上相同的尺寸。例如，第一孔区域360、第二孔区域362、第三孔区域364和第四孔区域366可以具有基本上相同的尺寸。

第一修整图案370可以遮挡作为单元区外面的寄生孔区域的第四孔区域366。根据比较示例，第一至第四孔区域360、362、364和366可以具有相同的尺寸。此外，第一至第四孔区域360、362、364和366可以布置成蜂窝形状。因此，第一修整图案370可以部分地遮挡第二孔区域362以及第四孔区域366。

此外，由于第二孔区域362和第三孔区域364的尺寸与第一孔区域360的尺寸基本上相同，所以形成具有足够体积和/或面积的虚设接触会是有挑战性的。

参照图26，为了仅遮挡第四孔区域366，第一修整图案375可以具有波状形状。然而，为了形成第一修整图案375，会需要具有高分辨率的曝光装置或光源。此外，修整工艺的成本会相当大地增加。

相反，根据一些示例实施方式，如图14所示，第二牺牲图案275可以包括突出部部分277以减小不期望的寄生孔区域的尺寸或去除不期望的寄生孔区域。因此，用于遮挡寄生孔区域的修整工艺可以容易地执行。在一些示例实施方式中，修整工艺可以被省略。

此外，虚设牺牲图案275b和单元牺牲图案275a之间的间隙可以增大使得虚设孔区域的尺寸也可以增大。因此，用于减小负载或应力的虚设接触可以具有增大的体积。

图27至图37是示出根据示例实施方式的制造半导体器件的方法的俯视图和剖视图。

图27、图29和图33是示出制造半导体器件的方法的俯视图。图28是沿图27中的线xxviiia-xxviiia’和xxviiib-xxviiib’截取的剖视图。图30至图32是沿图29中的线xxxa-xxxa’和xxxb-xxxb’截取的剖视图。图34至图37是沿图33中的线xxxiva-xxxiva’和xxxivb-xxxivb’截取的剖视图。

例如，图27至图37示出制造包括掩埋单元阵列晶体管(bcat)的dram器件的方法。为了简洁起见，这里可以省略关于与参照图2至图21或图22至图24说明的那些工艺基本上相同的工艺的任何进一步说明。

参照图27和图28，隔离层402可以形成在基板400中以限定有源区405的图案。

在一些示例实施方式中，基板400可以包括半导体基板诸如硅基板、锗基板、硅锗基板、绝缘体上硅(soi)基板、绝缘体上锗(goi)基板等。基板400可以包括iii-v族化合物诸如inp、gap、gaas、gasb等。尽管没有在附图中绘出，但是电路结构诸如栅结构、杂质区、布线、插塞等可以形成在基板400上。

基板400或半导体器件可以包括单元区c和虚设区d。例如，存储单元可以形成在单元区c中以限定单元块。虚设区d可以由配置为围绕单元区c的外围区域限定。

隔离层402和有源图案405可以通过浅沟槽隔离(sti)工艺形成。例如，基板400的上部可以通过各向异性蚀刻工艺去除以形成隔离沟槽。包括硅氧化物的隔离层可以形成在基板400上以填充隔离沟槽。隔离层可以通过cmp工艺平坦化直到有源图案405的上表面可以被暴露以形成隔离层402。

通过形成隔离层402，有源图案405可以彼此间隔开。如图27所示，有源图案405可以在倾斜方向(即第三方向)上延伸。有源图案405可以布置在第一方向和第二方向上。

参照图29和图30，栅结构428可以形成在有源图案405的上部和隔离层402的上部中。

在一些示例实施方式中，有源图案405的上部和隔离层402的上部可以被蚀刻以形成栅沟槽409。栅沟槽409可以在第二方向上延伸。栅沟槽409可以布置在第一方向上。例如，两个栅沟槽409可以形成在一个有源图案405中。

栅绝缘层可以形成在有源图案405的通过栅沟槽409暴露的表面上。栅绝缘层可以是通过使用例如热氧化工艺或cvd工艺形成的硅氧化物或金属氧化物。

栅导电层可以形成在栅绝缘层上以填充栅沟槽。栅导电层可以通过cmp工艺平坦化直到有源图案405的上表面可以被暴露。栅沟槽409中的栅绝缘层和栅导电层可以通过回蚀刻工艺被部分地去除以在栅沟槽409中形成栅绝缘图案422和栅电极424。

栅导电层可以使用金属或金属氮化物通过ald工艺、溅射工艺等形成。

掩模层可以形成在栅绝缘图案422和栅电极424上以填充栅沟槽409。掩模层可以被平坦化直到有源图案405的上表面可以被暴露以形成栅掩模426。掩模层可以使用硅氮化物通过cvd工艺形成。

结果，栅结构428可以形成在栅沟槽409中。栅结构428可以包括顺序地堆叠的栅绝缘图案422，栅电极424和栅掩模426。

根据栅沟槽409的布置，栅结构428可以在第二方向上延伸。栅结构428可以布置在第一方向上。栅结构428可以被掩埋在有源图案405中。有源区405的上部区域可以通过栅结构428划分成在两个相邻的栅结构428之间的中央部分以及布置在所述两个相邻的栅结构428外面的边缘部分。

可以对有源图案405的与栅结构428相邻的上部执行离子注入工艺以形成第一杂质区401和第二杂质区403。第一杂质区401可以形成在有源图案405的中央部分中。第二杂质区403可以形成在有源图案405的边缘部分中。第一杂质区401和第二杂质区403可以被提供作为半导体器件的源/漏区。

在一些示例实施方式中，如图30所示，隔离层402的上部可以通过回蚀刻工艺被部分地去除以暴露有源图案405的上部。可以对有源图案405的暴露的上部执行离子注入工艺以形成第一杂质区401和第二杂质区403。

bcat结构可以由第一杂质区401和第二杂质区403以及栅结构428限定。第一绝缘夹层430可以形成在有源图案405和隔离层402上以覆盖bcat结构。第一绝缘夹层430可以使用硅氧化物(例如teos)通过cvd工艺形成。

参照图31，第一绝缘夹层430可以被部分地蚀刻以形成配置为暴露第一杂质区401的凹槽437。凹槽437可以在图27或图29中的第一方向上延伸。多个凹槽437可以布置在第二方向上。

参照图32，第一导电层440可以形成在第一绝缘夹层430上以填充凹槽437。导电的阻挡层445和第二导电层447可以顺序地形成在第一导电层440上。掩模图案450可以形成在第二导电层447上。

例如，第一导电层440可以包括掺杂的多晶硅。导电的阻挡层445可以包括例如金属氮化物或金属硅氮化物。第二导电层447可以包括例如金属。第一导电层440、导电的阻挡层445和第二导电层447可以通过例如溅射工艺、pvd工艺或ald工艺形成。

掩模图案450可以包括硅氮化物。掩模图案450可以具有在第一方向上延伸的线形形状。掩模图案450可以在第二方向上具有比凹槽437的宽度小的宽度。

参照图33和图34，第二导电层447、导电的阻挡层445和第一导电层440可以使用掩模图案450作为蚀刻掩模来蚀刻以形成顺序地堆叠在第一杂质区401上的第一导电图案442、导电的阻挡图案446和第二导电图案448。在图33中，为了图示的方便，省略第一绝缘夹层430。

结果，导电线结构455可以形成在第一杂质区401上。导电线结构455可以在第一方向上延伸。导电线结构455可以包括第一导电图案442、导电的阻挡图案446、第二导电图案448和掩模图案450。导电线结构455可以被提供作为位线。

在一些示例实施方式中，导电线结构455可以具有比凹槽437的宽度小的宽度。因此，导电线结构455的侧壁可以与凹槽437的侧壁间隔开。

如图33所示，当在俯视图中看时，第一孔区域458a可以通过由彼此交叉的导电线结构455和栅结构428限定的空间形成。第一孔区域458a可以与第二杂质区403至少部分地交叠。第一孔区域458a可以被限定在单元区c中。第二孔区域458b和第三孔区域458c可以被限定在虚设区d中。在一些示例实施方式中，第二孔区域458b和第三孔区域458c可以具有比第一孔区域458a的尺寸大的尺寸。

参照图35，间隔物457可以形成在导电线结构455的侧壁上。例如，包括硅氮化物的间隔物层可以形成在第一绝缘夹层430上以覆盖导电线结构455。间隔物层可以被各向异性地蚀刻以形成间隔物457。

第二绝缘夹层460可以形成在第一绝缘夹层430上以覆盖导电线结构455。凹槽437可以用第二绝缘夹层460完全地填充。第二绝缘夹层460可以使用氧化物诸如硅氧化物或聚硅氧烷通过cvd工艺或旋涂工艺形成。在一些示例实施方式中，第二绝缘夹层460可以通过cmp工艺平坦化以暴露掩模图案450的上表面。

如参照图3叙述的，掩模层500、缓冲层510和第一牺牲层520可以顺序地形成在第二绝缘夹层460和掩模图案450上。

参照图36，可以执行与参照图4至图21说明的那些工艺基本上相同或类似的工艺。

在一些示例实施方式中，可以对第一牺牲层520执行第一双图案化工艺以形成在缓冲层510上在第三方向上延伸的第一间隔物，如图10和图11所示。

第二牺牲层可以形成在缓冲层510上以覆盖第一间隔物。可以对第二牺牲层执行第二双图案化工艺。如参照图14叙述的，第二牺牲层可以被蚀刻以形成在第二方向上延伸的第二牺牲图案。每个第二牺牲图案可以包括线部分和突出部部分。如参照图15和图16叙述的，第二间隔物可以形成在第二牺牲图案的侧壁上。第二间隔物可以在第二方向上延伸。第二间隔物可以与第一间隔物交叉。第二牺牲图案可以然后被去除。

第一间隔物和第二间隔物之间的交叉区域可以限定布置成蜂窝形状的孔区域(见图33)。第一孔区域458a可以被限定在单元区c中。第二孔区域458b可以通过去除突出部部分被限定在虚设区d中。第三孔区域458c可以被限定在单元区c的外围区域处的虚设区d中。

如参照图16和图17叙述的，第二孔区域458b和第三孔区域458c的尺寸可以大于第一孔区域458a的尺寸。

在一些示例实施方式中，尽管寄生孔区域可以在虚设区d外面产生，但是突出部部分可以减小寄生孔区域的尺寸。如参照图22至图24叙述的，可以不产生寄生孔区域。

可以对第二绝缘夹层460和/或第一绝缘夹层430执行与参照图18至图21说明的那些工艺基本上相同或类似的工艺。

在一些示例实施方式中，缓冲层510和掩模层500可以通过第一至第三孔区域458a、458b和458c蚀刻。第二绝缘夹层460和第一绝缘夹层430可以通过掩模图案450蚀刻以形成接触孔470。

接触孔470可以通过将第一孔区域458a转录到第二绝缘夹层460和第一绝缘夹层430中而形成。接触孔470可以配置为部分地暴露第二杂质区403。

尽管没有在图36中绘出，但是虚设接触孔可以通过转录第二孔区域458b和第三孔区域458c而形成。虚设接触孔可以具有比接触孔470的尺寸大的尺寸。

在一些示例实施方式中，可以形成修整图案以遮挡寄生孔区域。可选地，形成修整图案可以被省略。

参照图37，导电接触475可以形成在接触孔470中。导电接触475可以配置为与第二杂质区403电连接或接触。电容器490可以形成在导电接触475上。导电接触475可以用作电容器接触。

例如，导电层可以形成在接触孔470中。导电层可以通过cmp工艺平坦化直到掩模图案450的上表面可以被暴露以在接触孔470中形成导电接触475。导电接触475可以配置为与第二杂质区403接触。

虚设接触可以与导电接触475同时地形成在虚设接触孔中。虚设接触可以具有比导电接触475的体积大的体积。虚设接触可以用作用于减小集中在单元区c上的应力的缓冲接触。

导电层可以是通过例如溅射工艺、pvd工艺、ald工艺或cvd工艺形成的金属(例如铜或钨)。在一些示例实施方式中，导电层可以通过例如镀覆工艺或无电镀工艺形成。在一些示例实施方式中，阻挡层诸如钛氮化物、钛等可以形成在接触孔470的内表面上。

电容器490可以与导电接触475电连接以完成具有bcat结构的dram器件。

例如，蚀刻停止层和模层可以顺序地形成在掩模图案450、第二绝缘夹层460和导电接触475上。模层和蚀刻停止层可以被部分地去除以形成暴露导电接触475的电容器开口。

下电极层可以形成在电容器开口的内表面和模层的上表面上。牺牲层可以形成在下电极层上。牺牲层和下电极层可以被平坦化直到可以暴露模层的上表面。牺牲层和模层可以被去除以形成下电极480。

电介质层485可以形成在蚀刻停止层和下电极480上。上电极487可以形成在电介质层485上以形成电容器490。电介质层485可以包括具有高介电常数的硅氧化物或金属氧化物。下电极480和上电极487可以包括金属或金属氮化物，诸如钨、钨氮化物、钛、钛氮化物、钽、钽氮化物、钌、钌氮化物等。

形成精细图案的方法可以应用于形成dram器件的具有精细临界尺寸的电容器接触。此外，形成精细图案的方法可以应用于形成半导体器件(诸如逻辑器件、sram器件、快闪存储器件、pram器件、mram器件、rram器件等)的精细结构。

以上是对一些示例实施方式的说明，而不应被解释为对其进行限制。尽管已经描述了几个示例实施方式，但是本领域技术人员将容易地理解，在示例实施方式中可以有许多变型，而在实质上没有脱离本发明构思的新颖教导和优点。因此，所有这样的变型旨在被包括在本发明构思的如权利要求书所限定的范围内。在权利要求书中，装置加功能条款旨在覆盖当执行所述的功能时这里描述的结构，不仅覆盖结构等同物而且覆盖等同结构。因此，将理解，以上是对各种示例实施方式的说明，而不应被解释为限于所公开的特定示例实施方式，对所公开的示例实施方式的变型以及其它示例实施方式旨在被包括在权利要求书的范围内。

本申请要求于2016年3月3日在韩国知识产权局(kipo)提交的第10-2016-0025528号韩国专利申请的优先权，其内容通过引用整体地结合于此。