一种大功率平面栅D‑MOSFET结构设计的制作方法

本发明属于大功率半导体技术领域，具体涉及一种针对宽禁带材料大功率平面栅D-MOSFET的结构设计。

背景技术：

新型宽禁带半导体材料如碳化硅和氮化镓等可大幅提高半导体器件性能，但同时在器件设计和工艺上也带来诸多挑战。宽禁带材料MOSFET(如碳化硅MOSFET)是一种高性能大功率可控开关功率半导体器件，具有关断状态下漏电流小、开通状态下导通损耗低、开关速度快、工作频率高、最高运行温度高等优点。采用宽禁带材料MOSFET可使变频器开关频率提升，整体损耗降低，并可降低对电容等储能元件的需求，达到降低变频器成本并提高性能的优势。

目前宽禁带材料大功率MOSFET主要有两种门级结构：平面门级的平面栅D-MOS结构，对应D-MOSFET器件，以及垂直门级的槽栅T-MOS结构，对应T-MOSFET。在现有技术条件下，D-MOS结构的制造工艺相对T-MOS结构的制造工艺更为简单成熟，制造成本相对更低，并且最终器件良品率更高。

高性能宽禁带材料MOSFET内部在阻断高电压状态下会产生高强度电场，其中电场最强处在器件内部反向偏置的P-N结界面区域。MOSFET有N型沟道的N-MOS结构和P型沟道的P-MOS结构。对于N型沟道的N-MOS结构这一界面为反向偏置的N-漂移区/P-阱结，对于P型沟道的P-MOS结构这一界面为反向偏置的N-阱/P-漂移区结。

常用的大功率半导体为N-MOS结构，受宽禁带材料中掺杂原子不易扩散的限制，现有设计和制造工艺在形成P-阱区域时实现P-阱结构转角区域曲率较大。这一大曲率转角在D-MOSFET阻断高电压时会进一步提高P-阱转角区域的电场强度，整个器件内部的最大强度电场会在这个区域产生。器件内部过高的电场强度使得器件内部发生雪崩击穿的可能性更高，对D-MOSFET的可靠性会带来负面影响。

传统解决方案为减小相邻P-阱的间距，但这一方案会对D-MOSFET的通态性能带来负面影响，使得D-MOSFET导通阻抗提高，增加发热并降低可靠性。若需要达到同样的导通阻抗，D-MOSFET芯片面积需要增加，则同样电压电流等级的芯片成本将提高。同样的，对于P-MOS也存在这样的问题。

另一理论上的解决方法是降低P-阱的深度(或称厚度)，但降低深度并不具备实用性。其原因为P-阱深度受到N+源区域限制，降低P-阱深度会使得在阻断高电压状态下N+源区域的电子更容易扩散至耗尽区，提高穿通击穿的可能性，对器件的可靠性有致命的负面影响。

技术实现要素：

本发明为了解决在不影响D-MOSFET导通性能的前提下降低同样阻断电压下P-阱或N-阱转角区域的最大电场强度的问题，提供一种大功率平面栅D-MOSFET结构设计。

为了解决上述问题，本发明采用如下技术方案：

一种大功率平面栅D-MOSFET结构设计，所述平面栅D-MOSFET为N-MOS结构或P-MOS结构，所述N-MOS结构的P-阱结构转角区域为子阶梯构成的阶梯状结构；所述P-MOS结构的N-阱结构转角区域为子阶梯构成的阶梯状结构。

优选地，所述阶梯状结构至少包括2个子阶梯。

优选地，所述每个子阶梯的转角曲率相同或不同。

优选地，所述子阶梯中位于最下方的子阶梯弧度曲率最小。

优选地，所述子阶梯的外轮廓形状相同或不同。

优选地，所述子阶梯的外轮廓为弧形、曲线形、折线形或这三类形状的任意组合。

优选地，所述子阶梯的数量k需满足[0.5μm*(k-1)]<W_min；所述W_min为所述P-阱结构或所述N-阱结构的总深度W_y和总宽度W_x的较小值。

优选地，所述子阶梯为深度和宽度均为0.5μm的单一子阶梯。

优选地，所述每个子阶梯的深度和/或宽度不同，深度不超过W_y/k，宽度不超过W_x/k。

优选地，所述阶梯状结构通过至少两次掩模和/或保护层形成的离子注入窗进行离子注入形成，所述每次离子注入的注入能量不同，较大的离子注入窗配合较小能量的离子注入。

本发明的有益效果为：大功率平面栅D-MOSFET结构设计，所述平面栅D-MOSFET为N-MOS结构或P-MOS结构，所述N-MOS结构的P-阱结构的转角区域为阶梯状结构；所述P-MOS结构的N-阱结构的转角区域为阶梯状结构。所述阶梯状结构降低了P-阱结构和N-阱结构转角区域的等效界面曲率，从而降低了该区域的最大电场强度，降低D-MOSFET内部雪崩击穿的可能性，改善D-MOSFET的可靠性，并提高D-MOSFET的整体可用性。

进一步的，本发明所采用的大功率平面栅D-MOSFET结构设计在降低转角区域电场强度时无需减小相邻P-阱的间距，不会提高P-阱临近区域的导通阻抗，不会对D-MOSFET的通态性能带来不利影响；可进一步降低导通状态下P-阱区域的电子路径长度从而降低导通阻抗，提高同样电压等级下D-MOSFET的可用导通电流密度及浪涌电流性能，并提高晶圆利用率。

附图说明

图1是本发明实施例1的现有技术中的D-MOSFET结构示意图。

图2是本发明实施例1的大功率平面栅D-MOSFET结构设计示意图。

图3-1是本发明实施例1的又一种大功率平面栅D-MOSFET结构设计示意图。

图3-2是本发明实施例1的再一种大功率平面栅D-MOSFET结构设计示意图。

图4是本发明实施例2的大功率平面栅D-MOSFET的结构设计的结构示意图。

图5是本发明实施例3的大功率平面栅D-MOSFET的结构设计的结构示意图。

图6-1是本发明实施例4的一种大功率平面栅D-MOSFET的结构设计的结构示意图。

图6-2是本发明实施例4的又一种大功率平面栅D-MOSFET的结构设计的结构示意图。

其中1-P-阱，2-P-阱转角区，3-N+源区，4-源级，5-门级，6-绝缘层，7-N-漂移区，8-漏级，9-1、9-2、9-3、9-4、9-5均为掩模，10-离子注入时的角度。

具体实施方式

下面结合附图通过具体实施例对本发明进行详细的介绍，以使更好的理解本发明，但下述实施例并不限制本发明范围。另外，需要说明的是，下述实施例中所提供的图示仅以示意方式说明本发明的基本构思，附图中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形状、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例1

如图1所示，是现有技术中的D-MOSFET结构。本实施例中，图1所示平面栅D-MOSFET为N-MOS结构，其中1-P-阱，2-P-阱转角区，3-N+源区，4-源级，5-门级，6-绝缘层，7-N-漂移区，8-漏级。D-MOSFET器件在阻断高电压时，如图1所示的N-漂移区/P-阱形成的P-N结为反向偏置，在N-漂移区/P-阱界面附近产生很高强度的电场。这一电场在P-N结界面曲率大的区域增大，在D-MOSFET中最大强度电场在N-漂移区/P-阱界面的P-阱转角区2出现。

目前普遍使用的宽禁带材料D-MOSFET设计中P-阱1区域由单一掩模进行离子注入。由于所使用宽禁带材料掺杂原子扩散率受限，最终形成的P-阱转角区2会出现局部大曲率。在D-MOSFET阻断电压时该大曲率转角区域会形成很高强度的电场，这一电场尤其在高温条件下更易形成雪崩击穿，对D-MOSFET的可靠性产生负面影响。

如图2所示，是本实施例的大功率平面栅D-MOSFET结构设计。基本结构是跟图1相同的N-MOS结构，区别在于所述P-阱转角区2为三个弧形组成的阶梯结构。本发明的核心思路为由多阶梯结构完成P-阱转角区2由垂直方向到水平方向的转变，所述的阶梯形P-阱1通过多次掩模进行离子注入形成。图2所示的阶梯状P-阱1结构的等效曲率较图1所述类型P-阱1大幅减小，进而大幅降低P-阱转角区2的最大电场强度，使得器件的可靠性得以提升，特别是在高温运行环境下。

在本实施例的变通实施例中，平面栅D-MOSFET为P-MOS结构时的N-阱转角区域也可以采用上述同样的阶梯状结构取代现有的结构，同样可以降低同等条件下N-阱结构转角区域的界面曲率，从而降低了该区域的最大电场强度，降低D-MOSFET内部雪崩击穿的可能性，改善D-MOSFET的可靠性，并提高D-MOSFET的整体可用性。

本发明通过使用阶梯形结构降低P-阱或N-阱其转角区域的电场强度，从而改善D-MOSFET的可靠性，并提高D-MOSFET的整体可用性。

上述结构可在降低转角区域电场强度时无需减小相邻P-阱1的间距，不会提高P-阱1临近区域的导通阻抗，不会对D-MOSFET的通态性能带来不利影响。

同时，采用这一结构设计较传统方案可进一步降低P-阱1区域导通状态下的电子路径长度从而降低导通阻抗，提高同样电压等级下D-MOSFET的可用导通电流密度及浪涌电流性能，并提高晶圆利用率。

如图3-1所示，形成P-阱的离子注入由三批次注入实现。每一批次的离子注入配合掩模和/或保护层调整形成的离子注入窗完成。掩模和/或保护层的调整通过正光刻胶和反光刻胶均可形成。通过不同曝光和清洗方式可通过腐蚀光刻胶逐次增大离子注入窗，或通过累加光刻胶逐次减小离子注入窗。

每次掩模的调整后需配合不同的离子能量进行离子注入。较大的掩模窗配合较小能量的离子注入以减小离子注入深度，最终形成所需阶梯状P-阱。三个弧形组成的3阶梯P-阱结构的转角区域可按照9-1，9-2，9-3的次序增加掩膜，或使用相反的次序，由9-3，9-2，9-1的顺序去除掩膜。图3-1所示为一种典型3阶梯布局，使用3种宽度的离子注入窗进行3个批次的离子注入形成。

在本实施例的其他变通实施例中，掩模调整和批量离子注入的次数即小型子阶梯的数量k(自然数)无固定值，可按照器件所需P-阱的总深度W_y和总宽度W_x进行调整，k＝1即为现有技术水平。根据宽禁带材料和对应工艺特点，一种合理的确定小型子阶梯的数量k(自然数)的方式为：令W_min＝min(W_y,W_x)，小型子阶梯的数量k需满足(0.5μm*k)≥W_min，且[0.5μm*(k-1)]<W_min；单一小型子阶梯深度和宽度均为0.5μm。实际器件制造中受工艺等条件限制，k可只满足[0.5μm*(k-1)]<W_min；同时单一小型子阶梯的形状也可各自独立，深度和/或宽度不同，深度不超过W_y/k，宽度不超过W_x/k。

在本实施例的其他变通实施例中，P转角区域或N-阱转角区域的小型子阶梯外轮廓包括但不限于弧形、曲线形、折线形或这三类形状的任意组合等。所述子阶梯的深度和宽度分别为所述弧形、曲线形、折线形或这三类形状的任意组合在与D-MOSFET绝缘层/氧化层平面垂直方向上的投影(深度)和在D-MOSFET绝缘层/氧化层平面方向上的投影(宽度)；如果子阶梯为其他不规则形状，则根据具体情况取其阶梯边形在与D-MOSFET绝缘层/氧化层平面垂直方向上的投影为深度，在D-MOSFET绝缘层/氧化层平面方向上的投影为宽度。其他现有技术中计算深度和宽度的方法也包括在以上所述的范围内。

如图3-2所示的N-MOS结构中P-阱转角区域为5阶梯型布局，9-1、9-2、9-3、9-4、9-5均为掩模，其制备方法和工艺跟上述3阶梯型N-MOS结构类似，所述子阶梯为深度和宽度均为0.5μm的单一子阶梯。

在本实施例的其他变通实施例中，每个小型子阶梯可使用各自独立的外轮廓；所述每个子阶梯的转角曲率相同或不同；所述子阶梯的外轮廓形状相同或不同。

实施例2

如图4所示，大功率平面栅D-MOSFET的结构设计的一种结构示意图。此转角区域是由三个弧形组成的阶梯结构，但每批次离子注入时的角度10可调整，以产生不同转角曲率的小型子阶梯。每个子阶梯可使用各自独立的转角曲率。较小曲率或转角半径较大的小型子阶梯可置于P-阱最深处作为第一转角以进一步减小所产生的P-阱/N-漂移区界面的最大电场强度，如图所示的最下方子阶梯弧度半径是剩余两阶梯的1.5倍。

在本实施例的变通实施例中，最下方子阶梯弧度半径可以为剩余阶梯的任意倍数。

实施例3

如图5所示，大功率平面栅D-MOSFET的结构设计的结构示意图。通过调整每一离子注入批次的基础能量、离子注入时的角度10以及对应掩模离子注入窗宽度的变化幅度可产生不同空间分布的小型子阶梯，即每个子阶梯可使用各自独立的深度和宽度。图2所示为线性空间分布，通过前述方法可产生非线性分布，如圆弧形分布等。如图5所示，转角区域的阶梯中有一段圆弧形分布产生的增量区域，影线区为形成外凸圆弧分布后的增量槽栅区域。其中通过采用圆弧形或曲线分布可以减小等效P-阱/N-漂移区界面曲率，从而降低P-阱/N-漂移区界面的最大电场强度。

实施例4

如图6-1所示，N-MOS结构中P-阱转角区域为2阶梯型布局的大功率平面栅D-MOSFET的结构设计。在P-阱转角区域有两个，相比现有技术中的一个弧形组成的P-阱区域的转角，依然可以降低P-阱转角区域的最大电场强度，提高安全性。

如图6-2所示，N-MOS结构中P-阱转角区2为3个不同形状组成的阶梯型布局的大功率平面栅D-MOSFET的结构设计，3个阶梯分别为折线和两种不同曲线，如图所示3个小型子阶梯附近的圆弧形虚线代表图2中原有的圆弧形子阶梯，以示区分。

在本实施例的变通实施例中，大功率平面栅D-MOSFET中其他形状组合而成的阶梯结构均属于本发明所保护的范围；同样以上所述的阶梯结构适用于P-MOS结构的大功率平面栅D-MOSFET。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围。