显示设备的制作方法

本发明总地来说涉及显示设备，更具体地，涉及一种可以减小激活显示器中的像素的栅极驱动器的宽度同时减少或防止栅极驱动器信号中的纹波(噪声)的显示设备。

背景技术：

诸如液晶显示器(lcd)和有机发光二极管显示器(oled)的显示设备包括显示图像的显示面板及驱动显示面板的诸如栅极驱动器和数据驱动器的驱动器电路。驱动器电路可以由分立的芯片形成，并且可以电连接到显示面板。近来，已经开发了用于在不形成分立芯片的情况下将栅极驱动器集成在显示面板中的技术。

栅极驱动器包括作为开关元件的晶体管和作为存储元件的电容器。当栅极驱动器被集成在显示面板中时，栅极驱动器可以被设置在显示面板的外围区域中，该外围区域被设置在显示图像的区域的外部。为了减小显示设备的边框的宽度，显示面板的外围区域也必须减小。然而，当将栅极驱动器设置在显示面板的外围区域中时，由于诸如栅极驱动器信号中的噪声或纹波效应等问题，外围区域的宽度可以减小多少是有限度的。

在此背景技术部分中公开的上述信息仅用于增强对发明构思的背景的理解，因此可能包含不构成在该国本领域普通技术人员已经知晓的现有技术的信息。

技术实现要素：

本发明提供了一种能够减小栅极驱动器的宽度的显示设备。例如，通过减小由被包括在栅极驱动器中的电容器所占据的面积，可以减小栅极驱动器的宽度。此外，通过减小栅极驱动器的宽度，可以减小显示设备的边框的宽度。

此外，本发明提供了一种可以减少或防止从通过栅极驱动器输出的信号产生的纹波的显示设备。

本发明的附加方面将在下面的详细描述中阐述，并且部分地将从本公开显而易见，或者可以通过对发明构思的实践而获知。

根据本发明原理构造的显示设备可以包括：基板；和包括被设置在基板上的薄膜晶体管的驱动器电路，薄膜晶体管包括：被设置在基板上的第一栅电极；被设置在第一栅电极上以与第一栅电极的一部分重叠的半导体层，半导体层包括沟道区、源区和漏区；被设置在半导体层上的第二栅电极；以及被设置在半导体层上并且分别连接到源区和漏区的源电极和漏电极，其中由第一栅电极和漏区的重叠部分形成的第一区域具有与由第一栅电极和源区的重叠部分形成的第二区域不同的尺寸。

第一区域可以大于第二区域。

第一栅电极和第二栅电极可以彼此连接。

基板可以包括其中设置有多个像素的显示区域和包围显示区域的外围区域。

驱动器电路可以被设置在外围区域中并且被配置为驱动多个像素。

可以进一步包括被连接到薄膜晶体管的电容器。

电容器可以包括：被设置在基板上的第一电容器电极；被设置在第一电容器电极上的第二电容器电极；以及被插入在第一电容器电极和第二电容器电极之间的介电层。

第一寄生电容与第二寄生电容和第一电容之和的比率可大于等于约1:8。

第一电容器电极可以连接到第二栅电极，并且第二电容器电极可以连接到漏电极。

可以进一步包括被设置在第一栅电极和第二栅电极之间的第一绝缘层。

第一绝缘层可以具有第一接触孔，并且第一栅电极和第二栅电极可以通过第一接触孔彼此连接。

根据本发明的另一示例性方面，一种显示设备包括：包括显示区域和外围区域的基板；以及被设置在外围区域中的栅极驱动器，栅极驱动器包括：沿第一方向被布置成一行的多个薄膜晶体管，多个薄膜晶体管中的每一个包括：第一栅电极；被设置在第一栅电极上的半导体层，半导体层包括沟道区、源区和漏区；被设置在半导体层上并且分别连接到源区和漏区的源电极和漏电极；以及被设置在半导体层上的第二栅电极，第二栅电极与沟道区重叠；以及被设置为与多个薄膜晶体管相邻的电容器；电容器包括第一电容器电极和第二电容器电极，其中由第一栅电极和漏区的重叠部分形成的第一区域具有与由第一栅电极和源区的重叠部分形成的第二区域不同的尺寸，并且其中第一电容器电极电连接到第二栅电极，且第二电容器电极电连接到多个薄膜晶体管中的每一个薄膜晶体管的漏电极。

多个薄膜晶体管中的每一个薄膜晶体管的源电极由第一连续导体形成；多个薄膜晶体管中的每一个薄膜晶体管的漏电极由第二连续导体形成；多个薄膜晶体管中的每一个薄膜晶体管的第一栅电极由第三连续导体形成；并且多个薄膜晶体管中的每一个薄膜晶体管的第二栅电极由第四连续导体形成。

第一电容器电极可由与连续的第二栅电极同一层形成并用与连续的第二栅电极相同的材料形成；并且第二电容器电极可以由与连续的漏电极同一层形成并用与连续的漏电极相同的材料形成。

前面的一般描述和以下详细描述是示例性和解释性的，并且旨在提供对所要求保护的主题的进一步解释。

附图说明

被包括进来以提供对发明构思的进一步理解并且被并入此说明书中并构成此说明书一部分的附图，示出了发明构思的示例性实施例，并与描述一起用于解释发明构思的原理。

图1是示意性地示出根据本发明示例性实施例的显示设备的配置的平面图。

图2是根据本发明示例性实施例构造的显示设备的栅极驱动器的框图。

图3是根据本发明示例性实施例构造的显示设备的栅极驱动器的一个级的电路图。

图4是根据本发明示例性实施例的包括在显示设备的栅极驱动器中的薄膜晶体管和电容器的布局图。

图5是沿图4的线v-v'截取的剖视图。

图6是示意性地示出图4的一个薄膜晶体管的俯视图。

图7是沿图4的线vii-vii'截取的剖视图。

图8是沿图4的线viii-viii'截取的剖视图。

图9是示意性地示出图3的区域x的电容的关系的图。

具体实施方式

在下面的描述中，出于解释的目的，阐述了许多具体的细节以便提供对各个示例性实施例的透彻理解。然而，很明显，各个示例性实施例可以在没有这些具体细节的情况下实施或以一个或多个等同布置实施。在其它情况下，为了避免不必要地使各个示例性实施例隐晦费解，公知的结构和设备以框图形式示出。

在附图中，为了清楚和描述的目的，层、膜、面板、区域等的尺寸和相对尺寸可能被放大。此外，相同的附图标记表示相同的元件。

当一元件或层被称为位于另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，它可以直接位于另一元件或层上，直接连接到或耦接到另一元件或层，或者可以存在中间元件或中间层。然而，当一元件或层被称为“直接位于”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或中间层。出于此公开的目的，“x、y和z中的至少一个”和“从由x、y和z组成的组中选择的至少一个”可以被解释为只有x、只有y、只有z、或x、y和z中的两个或更多个的任意组合，诸如，例如xyz、xyy、yz和zz。相同的附图标记始终指代相同的元件。如本文所用，术语“和/或”包括相关联的所列项目中的任意一个和一个或多个的所有组合。

虽然术语第一、第二等可在本文中用来描述各个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语用来区分一个元件、组件、区域、层和/或部分与另一个元件、组件、区域、层和/或部分。因此，下面讨论的第一元件、组件、区域、层和/或部分可以被称为第二元件、组件、区域、层和/或部分，而不脱离本公开的教导。

出于描述的目的，在本文中使用了诸如“之下”、“下方”、“下”、“上方”、“上”等的空间相对术语，来描述如图中所示的一个元件或特征相对于另一个元件或特征的关系。除了图中描述的方位之外，空间相对术语意在包含设备在使用、操作和/或制造中的不同方位。例如，如果图中设备被翻转，则被描述为在其它元件或特征“下方”或“之下”的元件将被定向为在其它元件或特征的“上方”。因此，示例性术语“下方”可以包括上方和下方两种方位。此外，设备可被另外定向(例如旋转90度或者在其它方向)，这样本文使用的空间相对描述符将进行相应的解释。

本文使用的术语仅用于描述特定实施例的目的，并不旨在进行限制。如本文所用，单数形式的“一”和“该”旨在也包括复数形式，除非上下文另有明确说明。当在此说明书中使用时，术语“包括”和/或“包含”表明存在所陈述的特征、整数、步骤、操作、元件、组件和/或它们的组，但不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组。

各种示例性实施例在本文中参考是理想化示例性实施例和/或中间结构的示意图的剖视图来描述。这样，作为例如制造技术和/或公差的结果，可以预期图示形状之间的变化。因此，本文公开的示例性实施例不应该被解释为限于区域的特定所示形状，而是包括例如由于制造而产生的形状的偏差。例如，被示出为矩形的植入区域在其边缘处将通常具有圆形或弯曲的特征和/或植入浓度的梯度，而不是从植入区域到未植入区域的二元改变。同样，通过植入形成的掩埋区域可能在掩埋区域和发生植入所通过的表面之间的区域中导致一些植入。因此，图中示出的区域本质上是示意性的，它们的形状不旨在示出设备的区域的实际形状，并且不旨在进行限制。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有此公开是其一部分的技术领域的普通技术人员所通常理解的相同含义。例如那些在常用字典中定义的术语应该被解释为具有与它们在相关领域的上下文的含义一致的含义，将不以理想化或过于正式的意义来解释，除非在本文中明确地如此定义。

现在将参考图1至图9描述根据示例性实施例的显示设备。

图1是示意性地示出根据本发明示例性实施例的显示设备的配置的平面图。

首先，将参考图1描述根据示例性实施例的显示设备的整体结构。示例性实施例的显示设备包括显示面板300、数据驱动器460、栅极驱动器500和信号控制器600。

显示面板300包括被配置为显示图像的显示区域da和包围显示区域da的外围区域pa。在外围区域pa中设置有被配置为向栅极线g1-gn施加栅极电压的栅极驱动器500。

显示区域da的数据线d1-dm可以被施加来自数据驱动器460的数据电压。数据驱动器460可以是被形成在附接到显示面板300的柔性印刷电路板(fpcb)450上的集成芯片(ic)。

数据线d1-dm从显示区域da延伸到外围区域pa，并且形成外围区域pa中的扇出区域(未示出)的至少一部分。

栅极驱动器500和数据驱动器460由信号控制器600控制。印刷电路板(pcb)400被设置在柔性印刷电路板450的外部，并且可以将来自信号控制器600的信号传输到数据驱动器460和栅极驱动器500。

信号控制器600可以通过多条信号线sl将例如垂直起始信号、时钟信号和具有预定电平的低电压信号传输到栅极驱动器500。如本文更详细地讨论的那样，在说明书和权利要求中使用的术语时钟信号广泛地包括本领域中已知的所有类型的时钟信号。

多个像素px被设置在显示区域da中。显示区域da包括薄膜晶体管、存储电容器等。存储电容器可以连接到薄膜晶体管，并且可以在预定时间期间存储电荷，并且在薄膜晶体管截止之后保持相应的电压。

在液晶显示器的情况下，显示区域da包括液晶电容器，并且液晶电容器包括像素电极、公共电极和液晶层。液晶层可以被填充在设置于一个或多个像素区域中的微腔中。在有机发光设备的情况下，显示区域da包括发光元件，并且发光元件包括像素电极、公共电极和发射层。栅极线g1-gn和数据线d1-dm被设置在显示区域da中。栅极线g1-gn和数据线d1-dm彼此绝缘，同时彼此交叉。

在液晶显示器的情况下，像素px包括薄膜晶体管、液晶电容器和存储电容器。薄膜晶体管的控制端(栅电极)连接到栅极线，薄膜晶体管的输入端(源电极)连接到数据线，并且薄膜晶体管的输出端(漏电极)连接到液晶电容器的一个端子和存储电容器的一个端子。液晶电容器的另一端子连接到公共电极以被施加公共电压，并且存储电容器的另一端子被施加存储电压。

在有机发光设备的情况下，像素px包含包括开关薄膜晶体管和驱动薄膜晶体管的至少两个薄膜晶体管、至少一个存储电容器、以及发光元件，并且可以进一步包括至少一个补偿薄膜晶体管。

数据线d1-dm被施加来自数据驱动器460的数据电压，并且栅极线g1-gn被施加来自栅极驱动器500的栅极电压。

数据驱动器460被设置在显示面板300的上侧或下侧，并且可以连接到在垂直方向上延伸的数据线d1-dm。

栅极驱动器500可以从信号控制器600接收垂直起始信号、时钟信号和与栅极截止电压对应的低电压，并且产生栅极电压(包括栅极导通电压和栅极截止电压)并将栅极电压施加到栅极线g1-gn。

栅极驱动器500包括被配置为基于从信号控制器600接收的信号产生并输出栅极电压的各个级st1-stn、以及将从信号控制器600接收的信号传输到各个级st1-stn的多条信号线sl。信号线sl可以相对于各个级st1-stn被设置在显示区域da的相反侧，然而示例性实施例不限于此，并且信号线sl中的至少一些可以被设置在各个级st1-stn和显示区域da之间。信号线sl在图1中被指示为一条，然而，信号线sl可以包括多条信号线，其中信号线的数量可以等于传输到栅极驱动器500的信号的数量，或者可以多于或少于传输到栅极驱动器500的信号的数量。

栅极驱动器500可以被集成在显示面板300的外围区域pa中。根据示例性实施例，栅极驱动器500可以作为集成电路(ic)芯片型被安装到印刷电路板(pcb)或柔性印刷电路板，以被电连接到显示面板300。

垂直起始信号、时钟信号和低电压可以通过被设置为靠近栅极驱动器500的柔性印刷电路板450被施加到栅极驱动器500。这些信号可以从外部或信号控制器600通过印刷电路板(pcb)400传输到柔性印刷电路板450。

栅极驱动器500可以被设置在显示区域da的右侧和/或左侧，或者可以被设置在上侧和/或下侧。当栅极驱动器500被设置在显示面板的右侧和左侧两侧时，被设置在显示面板的左侧的栅极驱动器可以包括奇数级st1、st3、……，并且被设置在显示面板的右侧的栅极驱动器可以包括偶数级st2、st4、……，或者反之亦然。

此外，被设置在显示面板的左侧和右侧两侧的栅极驱动器500可以分别包括所有级st1-stn。栅极驱动器500的各个级st1-stn可以包括多个薄膜晶体管和至少一个电容器。包括在各个级st1-stn中的薄膜晶体管和电容器可以以与包括在显示区域da的各像素px中的薄膜晶体管相同的工艺制造。

薄膜晶体管的栅电极可以由与栅极线相同的材料形成并与栅极线用同一层形成。由与栅电极相同的材料形成并与栅电极用同一层形成的构成元件在下文中被称为栅极导体。类似地，薄膜晶体管的源电极和漏电极可以由与数据线相同的材料形成并与数据线用同一层形成。由与源电极和漏电极相同的材料形成并与源电极和漏电极用同一层形成的构成元件在下文中被称为数据导体。

接下来，将参考图2和图3描述根据示例性实施例的显示设备的栅极驱动器。

图2是根据本发明示例性实施例构造的显示设备的栅极驱动器的框图，并且图3是根据本发明示例性实施例构造的显示设备的栅极驱动器的一个级的电路图。

参考图2，栅极驱动器500包括彼此依赖地连接的多个级st1-stn。这些级st1-stn分别连接到栅极线g1-gn，从而将栅极信号顺序地输出或传输到每条栅极线g1-gn。

每级包括时钟端ct、第一输入端in1、第二输入端in2、第一电压端vt1、第二电压端vt2、第一输出端ot1和第二输出端ot2。

时钟端ct接收时钟信号ck或反相时钟信号ckb，反相时钟信号ckb是时钟信号ck的反相信号。根据示例性实施例，奇数级st1、st3、……的时钟端ct接收时钟信号ck，并且偶数级st2、st4、……的时钟端ct接收反相时钟信号ckb。

时钟信号ck可以包括本领域已知的任何形式的周期信号或非周期信号，以控制电路的时序，包括但不限于纯时序信号、恒定频率时钟信号、合格(或门控)时钟信号以及动态频率时钟信号。

在第1至第n级st1-stn的第j级stj中，第一输入端in1连接到前一级st(j-1)的第二输出端ot2，以接收进位信号cr(j-1)。然而，对于第一级st1，第一输入端in1连接到当前帧的垂直起始信号stv。

第二输入端in2连接到下一级st(j+1)的第二输出端ot2，以接收进位信号cr(j+1)。然而，对于第n级stn，垂直起始信号stv连接到第二输入端in2。传输到第n级stn的第二输入端in2的垂直起始信号stv可以是下一帧的垂直起始信号stv。

第一电压端vt1连接到第一低电压vss1。第一低电压vss1具有与栅极信号的放电电平对应的第一低电平，并且例如可以为大约-6v。

第二电压端vt2连接到具有比第一低电平低的第二低电平的第二低电压vss2。第二电压端vt2的第二低电平与被包括在级中的第一节点q(参考图3)的放电电平对应，并且例如可以为约-10v。

级st1-stn的第一输出端ot1分别电连接到栅极线g1-gn，以输出栅极信号。第一至第n级st1-stn的第一输出端ot1被分别配置为将第一至第n栅极信号go1-gon输出到相应的栅极线g1-gn。

例如，第一级st1的第一输出端ot1电连接到第一栅极线g1，以输出第一栅极信号go1，并且第二级st2的第一输出端ot1电连接到第二栅极线g2，以输出第二栅极信号go2。第一栅极信号go1首先被输出，然后第二栅极信号go2被输出。接下来，第三栅极信号至第n栅极信号go3-gon被顺序地输出。

第j级stj的第二输出端ot2输出进位信号crj。前一级st(j-1)的第二输出端ot2连接到当前级stj的第一输入端in1，并且当前级stj的第二输出端ot2连接到前一级st(j-1)的第二输入端in2。

现在将参考图3描述根据示例性实施例的显示设备的栅极驱动器的一个级stj。

根据示例性实施例的显示设备的栅极驱动器的第j级stj包括缓冲器单元510、充电单元520、上拉单元530、下拉单元560、输出节点存储单元562、进位单元540、第三节点存储单元580、反相器单元570、放电单元550和第一节点存储单元590。

缓冲器单元510将前一级的进位信号cr(j-1)传输到上拉单元530。缓冲器单元510可包括第四晶体管t4。第四晶体管t4可以包括连接到第一输入端in1的控制端和输入端、以及连接到第一节点q的输出端。

缓冲器单元510可以进一步包括附加第四晶体管t4-1。附加第四晶体管t4-1可以包括连接到第一输入端in1的控制端、连接到第四晶体管t4的输出端的输入端和连接到第一节点q的输出端。在这种情况下，第四晶体管t4的输出端可以连接到附加第四晶体管t4-1的输入端，而不直接连接到第一节点q。

充电单元520包括第一电容器c1，并且响应于由缓冲器单元510提供的前一级的进位信号cr(j-1)而充电。第一电容器c1的一个端子连接到第一节点q，并且另一端子连接到栅极信号的输出节点o。第一电容器c1可以是图4、图5和图9所示的电容器中的一个。如果前一级的进位信号cr(j-1)的高电压由缓冲器单元510接收到，充电单元520由与高电压对应的第一电压充电。

上拉单元530输出栅极信号。上拉单元530可以包括第一晶体管t1。第一晶体管t1包括连接到第一节点q的控制端、连接到时钟端ct的输入端、以及连接到输出节点o的输出端。输出节点o连接到第一输出端ot1。第一晶体管t1可以是如图5所示的晶体管。第一晶体管t1的控制端和输出端分别连接到第一电容器c1的一个端子和另一端子。

在由充电单元520充电的第一电压被施加到上拉单元530的控制端并且时钟信号ck的高电压被时钟端ct接收的状态下，上拉单元530被自举。在这种情况下，连接到上拉单元530的控制端的第一节点q从第一电压增加到升压电压。也就是说，第一节点q被首先增加到第一电压，然后再次增加到升压电压。

当升压电压被施加到上拉单元530的控制端时，上拉单元530输出时钟信号ck的高电压作为第j栅极信号goj的高电压。第j栅极信号goj通过连接到输出节点o的第一输出端ot1被输出到栅极线gj。

下拉单元560下拉第j栅极信号goj。下拉单元560可以包括第二晶体管t2。第二晶体管t2包括连接到第二输入端in2的控制端、连接到输出节点o的输入端和连接到第一电压端vt1的输出端。如果下一级的进位信号cr(j+1)被第二输入端in2接收，下拉单元560将输出节点o的电压下拉到第一电压端vt1的第一低电压vss1。

输出节点存储单元562保持输出节点o的电压。输出节点存储单元562可以包括第三晶体管t3。第三晶体管t3包括连接到第二节点n的控制电极、连接到输出节点o的输入电极、以及连接到第一电压端vt1的输出电极。输出节点存储单元562响应于第二节点n的信号将输出节点o的电压保持为被施加到第一电压端vt1的第一低电压vss1。输出节点存储单元562可以保持输出节点o的被下拉到第一低电压vss1的电压，以具有增加的稳定性。输出节点存储单元562可以被省略。

进位单元540输出进位信号crj。进位单元540可以包括第十五晶体管t15。第十五晶体管t15包括连接到第一节点q的控制端、连接到时钟端ct的输入端和连接到第三节点r的输出端。第三节点r连接到第二输出端ot2。

进位单元540可以进一步包括连接第十五晶体管t15的控制端和输出端的附加电容器(未示出)。如果高电压被施加到第一节点q，进位单元540输出由时钟端ct接收的时钟信号ck的高电压作为进位信号crj。进位信号crj通过连接到第三节点r的第二输出端ot2输出。

第三节点存储单元580保持第三节点r的电压。第三节点存储单元580可以包括第十一晶体管t11。第十一晶体管t11包括连接到第二节点n的控制端、连接到第三节点r的输入端和连接到第二电压端vt2的输出端。第三节点存储单元580响应于第二节点n的信号将第三节点r的电压保持为第二低电压vss2。

反相器单元570在除了进位信号crj的输出时段之外的时段期间向第二节点n施加具有与由时钟端ct接收的时钟信号ck相同的相位的信号。反相器单元570可以包括第十二晶体管t12、第七晶体管t7、第十三晶体管t13和第八晶体管t8。

第十二晶体管t12包括连接到时钟端ct的控制端和输入端、以及连接到第十三晶体管t13的输入端和第七晶体管t7的控制端的输出端。

第七晶体管t7包括连接到第十三晶体管t13的输入端的控制端、连接到时钟端ct的输入端、以及连接到第八晶体管t8的输入端的输出端。第七晶体管t7的输出端也连接到第二节点n。

第十三晶体管t13包括连接到第三节点r的控制端、连接到第十二晶体管t12的输出端的输入端和连接到第二电压端vt2的输出端。第八晶体管t8包括连接到第三节点r的控制端、连接到第二节点n的输入端和连接到第二电压端vt2的输出端。

当高电压被施加到第三节点r时，反相器单元570将由时钟端ct接收的时钟信号ck放电到被施加于第二电压端vt2的第二低电压vss2。也就是说，响应于第三节点r的高电压，第八晶体管t8和第十三晶体管t13导通，从而时钟信号ck被放电或传输到第二低电压vss2。因此，是反相器单元570的输出节点的第二节点n在第j栅极信号goj被输出的同时被保持为第二低电压vss2。

响应于下一级的进位信号cr(j+1)，放电单元550将第一节点q的电压放电到被施加于第二电压端vt2的第二低电压vss2。放电单元550可以包括第九晶体管t9。第九晶体管t9包括连接到第二输入端in2的控制端、连接到第一节点q的输入端和连接到第二电压端vt2的输出端。

放电单元550可以进一步包括附加第九晶体管t9-1。附加第九晶体管t9-1可以包括连接到第二输入端in2的控制端、连接到第九晶体管t9的输出端的输入端和连接到第二电压端vt2的输出端。在这种情况下，第九晶体管t9的输出端可以连接到附加第九晶体管t9-1的输入端，而不直接连接到第二电压端vt2。

如果下一级的进位信号cr(j+1)被传输到第二输入端in2，放电单元550将第一节点q的电压放电到被施加于第二电压端vt2的第二低电压vss2。因此，从第一电压增加到升压电压的第一节点q的电压然后被降低到第二低电压vss2。

根据上述示例性实施例，第九晶体管t9的输出端连接到第二电压端vt2，然而第九晶体管t9的输出端可以连接到第一电压端vt1。

第一节点存储单元590保持第一节点q的电压。第一节点存储单元590可以包括第十晶体管t10。第十晶体管t10包括连接到第二节点n的控制端、连接到第一节点q的输入端和连接到第二电压端vt2的输出端。

第一节点存储单元590可以进一步包括附加第十晶体管t10-1。附加第十晶体管t10-1包括连接到第二节点n的控制端、连接到第十晶体管t10的输出端的输入端、以及连接到第二电压端vt2的输出端。在这种情况下，第十晶体管t10的输出端可以连接到附加第十晶体管t10-1的输入端。第一节点存储单元590响应于第二节点n的信号将第一节点q的电压保持为第二低电压vss2。

显示设备的整体结构参考图1至图3被描述。现在，将参考图4至图9详细描述根据示例性实施例的栅极驱动器。

图4是根据本发明示例性实施例的包括在显示设备的栅极驱动器中的薄膜晶体管和电容器的布局图，图5是沿图4的线v-v'截取的剖视图，并且图6是示意性地示出图4的一个薄膜晶体管的俯视图。图7是沿图4的线vii-vii'截取的剖视图，并且图8是沿图4的线viii-viii'截取的剖视图。

参考图4至图8，根据示例性实施例的栅极驱动器包括薄膜晶体管tr和电容器cap。图4所示的薄膜晶体管tr与上拉单元530的第一晶体管t1对应，并且电容器cap与图3所示的充电单元520的第一电容器c1对应。

栅极驱动器可以包括多个薄膜晶体管tr。多个薄膜晶体管tr可以在显示面板300的外围区域pa(参考图1)中沿x轴方向被布置成一行。详细地说，薄膜晶体管tr的半导体层154沿x轴方向延伸。此外，沿x轴方向被布置成一行的多个薄膜晶体管tr可以沿y轴方向以相同的形状重复设置。

电容器cap可以被设置在沿x轴方向设置的多个薄膜晶体管tr的端侧。在示例性实施例中，电容器cap被设置在多个薄膜晶体管tr的右端。在这种情况下，显示面板300的显示区域da可以被设置在电容器cap的右侧。也就是说，电容器cap可以被设置在多个薄膜晶体管tr和显示区域da之间。然而，示例性实施例不限于此，并且电容器cap可以被设置在多个薄膜晶体管tr的左端。因此，多个薄膜晶体管tr可以被设置在电容器cap和显示区域da之间。

在示例性实施例中，薄膜晶体管tr包括第一栅电极155、半导体层154、第二栅电极124、源电极173和漏电极175。

第一栅电极155被设置在由诸如玻璃或塑料的绝缘材料制成的基板110上。第一栅电极155被设置在半导体层154下方，使得第一栅电极155被设置为与半导体层154部分重叠。稍后将描述第一栅电极155和半导体层154的重叠结构。

第一栅电极155可以由诸如铜(cu)、铝(al)、银(ag)、钼(mo)、铬(cr)、钽(ta)和钛(ti)的金属或其金属合金制成。第一栅电极155可以由一个导电层制成，或者可以由包括由不同材料制成的至少两个导电层的多层制成。在这种情况下，第一栅电极155可以阻挡透过基板110传输到半导体层154的光。

第一绝缘层130被设置在第一栅电极155上。第一绝缘层130可以由诸如氮化硅(sinx)或氧化硅(siox)的无机材料制成。第一绝缘层130可以具有其中包括具有不同物理性质的至少两个绝缘层的多层结构。例如，第一绝缘层130可以具有包括下氮化硅层和上氧化硅层的双层结构。

参考图5和图6，半导体层154被设置在第一绝缘层130上。半导体层154可以在垂直于基板110的方向上与第一栅电极155的一部分重叠。

半导体层154可以由沟道区154a、源区154b和漏区154c制成。第一栅电极155被设置为与源区154b的一部分以及沟道区154a和漏区154c的整体重叠。在图6中，第一栅电极155和漏区154c完全重叠，然而示例性实施例不限于此，并且仅漏区154c的一部分可以与第一栅电极155重叠。

根据示例性实施例，其中第一栅电极155和漏区154c重叠的第一区域sb与其中第一栅电极155和源区154b重叠的第二区域sa不同。第一栅电极155不分别与源区154b和漏区154c的相同区域重叠。也就是说，第一栅电极155相对于沟道区154a在源区154b和漏区154c中的一个中偏置。

在本示例性实施例中，第一区域sb被形成为大于第二区域sa。也就是说，如图6所示，第一栅电极155与漏区154c重叠的区域大于第一栅电极155与源区154b重叠的区域。根据示例性实施例，第一栅电极155和半导体层154的不对称重叠布置可以减小电容器cap的面积，因此可以减小作为显示设备的死空间的外围区域pa。也就是说，可以减小显示设备的边框的宽度。稍后将给出其详细描述。

半导体层154可以是氧化物半导体。半导体层154可以至少包括含有诸如铟(in)和镓(ga)的三价元素(3a族元素)和/或诸如锡(sn)的四价元素(4a族元素)或诸如锌(zn)和氧(o)的二价元素(2b族元素)的三元基半导体氧化物。例如，半导体层154可以是铟镓锌氧化物(igzo)或铟锡锌氧化物(itzo)。半导体层154可以由单层或多层形成。

第二绝缘层140可以被设置在半导体层154上。第二绝缘层140可以是单层或多层。当第二绝缘层140是单层时，可以包括诸如氧化硅(siox)、氮化硅(sinx)、氧氮化硅(sion)、氧化铝(al2o3)、氧化铪(hfo3)和氧化钇(y2o3)的绝缘材料。

当第二绝缘层140是多层时，与半导体层154接触的下层可以包括诸如氧化硅(siox)、氧化铝(al2o3)、氧化铪(hfo3)和氧化钇(y2o3)的绝缘氧化物。第二绝缘层140的下层可以提高半导体层154的界面特性并可以防止杂质渗透到半导体层154中，并且第二绝缘层140的下层上的至少一层可以包括诸如氮化硅(sinx)和氧化硅(siox)的各种绝缘材料。

第二绝缘层140可以覆盖半导体层154的大部分。然而，示例性实施例不限于此，并且第二绝缘层140可以仅覆盖作为半导体层154的一部分的沟道区154a。

第二栅电极124被设置在第二绝缘层140上。第二栅电极124连接到上述栅极线g1-gn，并且可以是由与栅极线相同的材料形成并与栅极线用同一层形成的栅极导体。例如，第二栅电极124可以由诸如铜(cu)、铝(al)、银(ag)、钼(mo)、铬(cr)、钽(ta)和钛(ti)的金属或其金属合金制成。第二栅电极124可以由一个导电层制成，或者可以由包括由不同材料制成的至少两个导电层的多层制成。

第二栅电极124与半导体层154的沟道区154a重叠，并且第二绝缘层140被插入第二栅电极124和半导体层154的沟道区154a之间。

参考图4和图7，第二栅电极124电连接到上述第一栅电极155。被设置在第一栅电极155和第二栅电极124之间的第一绝缘层130可以具有第一接触孔131。第一接触孔131可以被设置在多个薄膜晶体管tr和电容器cap之间。第一栅电极155和第二栅电极124通过第一接触孔131电连接，并且半导体层154被设置在第一栅电极155和第二栅电极124之间，从而形成双栅结构。

接下来，参考图5，第三绝缘层150被设置在第二栅电极124上同时覆盖第二栅电极124和半导体层154。第三绝缘层150可以包括诸如氧化硅(siox)、氮化硅(sinx)、氮氧化硅(sion)和氟氧化硅(siof)的无机绝缘材料。

第三绝缘层150可以具有单层或多层。当第三绝缘层150是单层时，第三绝缘层150可以包括诸如氧化硅(siox)、氮化硅(sinx)、氮氧化硅(sion)和氟氧化硅(siof)的无机绝缘材料。具体地，第三绝缘层150可以包括包含被注入到源区154b和漏区154c中的氢(h)原子的氮化硅(sinx)和氮氧化硅(sion)中的至少一种，以降低源区154b和漏区154c中的电阻。氢(h)原子可以通过例如掺杂和浸渍来注入。

当第三绝缘层150是多层时，最下层可以包括可在源区154b和漏区154c中被注入有氢(h)原子的氮化硅(sinx)和氮氧化硅(sion)中的至少一种，并且包括例如氧化硅(siox)的中间层或上层可以被设置在最下层上。当第三绝缘层150是多层时，包括诸如氮化硅(sinx)或氮氧化硅(sion)的材料的另一层可以被设置在包括氧化硅(siox)的中间层上。

源区154b和漏区154c可以通过在基板110上沉积氧化物半导体材料并等离子体处理所沉积的氧化物半导体材料以导电来形成。然而，源区154b和漏区154c可以通过掺杂从在第三绝缘层150的层形成工艺期间使用的诸如硅烷(sih4)和氨(nh3)的气体产生的诸如氢(h)原子的元素、或者通过在第三绝缘层150的层形成之后从第三绝缘层150扩散诸如氢(h)原子的元素而具有低电阻。

第三绝缘层150可以包括与源区154b重叠的第二接触孔151和与漏区154c重叠的第三接触孔153。

数据导体的源电极173和漏电极175被设置在第三绝缘层150上。源电极173通过第三绝缘层150的第二接触孔151连接到源区154b。此外，漏电极175通过第三绝缘层150的第三接触孔153连接到漏区154c。

源电极173和漏电极175可以由诸如铜(cu)、铝(al)、银(ag)、钼(mo)、铬(cr)、金(au)、铂(pt)、钯(pd)、钽(ta)、钨(w)、钛(ti)和镍(ni)的金属或其金属合金形成。源电极173和漏电极175可以由一个导电层制成，或者可以由包括由不同材料制成的至少两个导电层的多层制成。

参考图4和图8，电容器cap包括第一电容器电极210、介电层170和第二电容器电极230。

第一电容器电极210被设置在第一绝缘层130上并电连接到第二栅电极124。根据示例性实施例，第一电容器电极210可以由与第二栅电极124相同的材料制成并与第二栅电极124用同一层制成。例如，第一电容器电极210可以由诸如铜(cu)、铝(al)、银(ag)、钼(mo)、铬(cr)、钽(ta)和钛(ti)的金属或其金属合金制成。第一电容器电极210可以由一个导电层制成，或者可以由包括由不同材料制成的至少两个导电层的多层制成。

介电层170可以被设置在第一电容器电极210上。例如，介电层170可以由诸如氧化硅和氮化硅的无机材料制成。

第二电容器电极230可以被设置在介电层170上。第二电容器电极230可以被设置为与第一电容器电极210重叠。第二电容器电极230可以与源电极173和漏电极175一起包括在数据导体中。也就是说，第二电容器电极230可以由与源电极173和漏电极175相同的材料形成并与源电极173和漏电极175用同一层形成。

例如，第二电容器电极230可以由诸如铜(cu)、铝(al)、银(ag)、钼(mo)、铬(cr)、金(au)、铂(pt)、钯(pd)、钽(ta)、钨(w)、钛(ti)和镍(ni)的金属或其金属合金形成。源电极173和漏电极175可以由一个导电层制成，或者可以由包括由不同材料制成的至少两个导电层的多层制成。

将参考图9描述通过第一栅电极155和半导体层154的不对称重叠布置来减小电容器cap的面积的工艺。

图9是示意性地示出图3的区域x的电容的关系的图。

参考图9，上拉单元530(参考图3)的第一晶体管t1可以通过输出节点o输出栅极信号。例如，第一晶体管t1的输入可以通过时钟端ct接收时钟信号ck，并且通过输出节点o输出单个周期的时钟信号ck作为栅极信号。

在这种情况下，纹波可能在通过输出节点o输出的栅极信号中产生。为了防止在输出信号中产生纹波，可以控制在时钟端ct、第一节点q和输出节点o之间的电容。

在图9的第一晶体管t1和第一电容器c1中产生的电容可以包括由图5的第一栅电极155和源区154b形成的第一寄生电容cgs、由第一栅电极155和漏区154c形成的第二寄生电容cgd、以及由第一电容器c1形成的第一电容ca。

根据示例性实施例，为了防止通过输出节点o输出的栅极信号的纹波，第一寄生电容cgs:(第二寄生电容cgd+第一电容ca)的比率可以是1:8或者更大。例如，必须满足cgs:(cgd+ca)＝1:8、cgs:(cgd+ca)＝1:8.5或者cgs:(cgd+ca)＝1:9。为此，(cgd+ca)的值增加或cgs的值减小。

作为增加(cgd+ca)的值的方法，可以增加值cgd和/或值ca。值ca可以通过增加与第一电容器c1对应的图4的电容器cap的电容而增加。电容器cap的电容与第一电容器电极210和第二电容器电极230的面积成比例。也就是说，为了增加电容器cap的电容，第一电容器电极210和第二电容器电极230的面积必须增加。以这种方式，如果第一电容器电极210和第二电容器电极230的面积增加，显示设备的死空间增加。

另一方面，第二寄生电容cgd可以通过增加作为图5的第一栅电极155和漏区154c的重叠区域的第一区域sb而增加。

此外，值cgs可以通过减小作为第一栅电极155和源区154b的重叠区域的第二区域sa来减小。

为了增加第一区域sb并减小第二区域sa，如上所述，第一栅电极155被设置为相比源区154b与更大部分的漏区154c重叠。因此，第一栅电极155与漏区154c重叠的第一区域sb可以大于第一栅电极155与源区154b重叠的第二区域sa。以这种方式，通过将第一栅电极155布置成与源区154b和漏区154c不对称地重叠，可以减小显示设备的死空间。此外，可以防止或减少在通过输出节点o输出的栅极信号中产生的纹波。

尽管在本文中已经描述了某些示例性实施例和实施方式，但是其它实施例和修改将从此说明书中显而易见。因此，发明构思不限于这些实施例，而是限于所附权利要求以及各种明显修改和等同布置的更宽范围。