本发明涉及半导体器件及其制造方法，例如能够适当地用于具备元件隔离区域以及接触插塞的半导体器件。
背景技术：
作为能够进行电写入、电擦除的非易失性半导体存储装置，广泛使用eeprom(electricallyerasableandprogrammablereadonlymemory：电可擦可编程只读存储器)。目前广泛使用的以闪存为代表的这些存储装置在misfet的栅电极下具有由氧化膜包围的导电性的浮置栅电极或者陷阱性绝缘膜，将浮置栅或者陷阱性绝缘膜的电荷蓄积状态作为存储信息，并将其作为晶体管的阈值来读出。该陷阱性绝缘膜是指可蓄积电荷的绝缘膜，作为一例，能举出氮化硅膜等。通过这种相对于电荷蓄积区域的电荷的注入、释放而使misfet的阈值移位并使其作为存储元件进行动作。作为该闪存，存在分栅型的monos(metal-oxide-nitride-oxide-semiconductor：金属-氧化物-氮化物-氧化物半导体)存储器。
已知如下技术：将多个存储单元配置于半导体衬底上，在对各存储单元的电极施加不同的电压的情况下，利用由埋入于半导体衬底的主面的沟道的绝缘膜构成的元件隔离区域而使相邻的存储单元彼此隔离，相对于各个存储单元的漏极区域，连接将半导体衬底上的层间绝缘膜贯穿的接触插塞。
例如，专利文献1(日本特开2007-35728号公报)中记载有如下技术：使位于相邻的边壁间隔件(sidewallspacer)之间的所述元件隔离的上表面、和该元件隔离的其他区域的上表面各自的高度大致相同。
专利文献1：日本特开2007-35728号公报
随着半导体器件的微小化，若将在衬底上相邻的图案彼此之间的距离缩短，则在以覆盖该图案的方式在衬底上形成层间绝缘膜时，有时在相邻的图案彼此之间的层间绝缘膜内形成有空隙。在这种情况下，若欲以夹着该空隙的方式形成将层间绝缘膜贯穿的两个以上的接触孔、且将金属膜埋入于这些接触孔内而形成接触插塞，则在与各接触孔连接的该空隙内也埋入有金属膜，从而在两个以上的接触插塞彼此之间产生短路。
技术实现要素：
本发明是鉴于上述问题而提出的，其目的在于提高半导体器件的性能。
根据本说明书的记述以及附图，其他课题和新的特征会变得明朗。
简单地对本申请所公开的实施方式中的、具有代表性的实施方式的概况进行如下说明。
一个实施方式的半导体器件具有：两个接触插塞，它们将半导体衬底上的层间绝缘膜贯穿；俯视时在两个接触插塞彼此之间的层间绝缘膜内按顺序排列的第一导电膜、空隙以及第二导电膜；以及元件隔离区域，其形成于空隙的正下方，其上表面的位置低于半导体衬底的主面，空隙在低于第一导电膜以及第二导电膜的位置处形成。
另一实施方式的半导体器件的制造方法具有：在半导体衬底的主面的沟道内，形成上表面的高度低于半导体衬底的主面的高度的元件隔离区域的工序；在半导体衬底上以及元件隔离区域上形成含有空隙的层间绝缘膜的工序；以及使俯视时夹着元件隔离区域以及空隙的两个接触孔在层间绝缘膜开口，并将连接部埋入于各接触孔内的工序。
发明效果
根据一个实施方式，能够提高半导体器件的性能。
附图说明
图1是表示本发明的实施方式的半导体器件的俯视图。
图2是将图1的一部分放大示出的俯视图。
图3是图2中的a-a线处的剖视图。
图4是图2中的b-b线处的剖视图。
图5是图2中的c-c线处的剖视图。
图6是图2中的d-d线处的剖视图。
图7是图2中的e-e线处的剖视图。
图8是表示本发明的实施方式的半导体器件的制造工序的剖视图。
图9是表示紧随图8之后的半导体器件的制造工序的剖视图。
图10是表示紧随图9之后的半导体器件的制造工序的剖视图。
图11是表示紧随图10之后的半导体器件的制造工序的剖视图。
图12是表示紧随图11之后的半导体器件的制造工序的剖视图。
图13是表示紧随图12之后的半导体器件的制造工序的剖视图。
图14是表示紧随图13之后的半导体器件的制造工序的剖视图。
图15是表示紧随图14之后的半导体器件的制造工序的剖视图。
图16是表示紧随图15之后的半导体器件的制造工序的剖视图。
图17是表示紧随图16之后的半导体器件的制造工序的剖视图。
图18是表示紧随图17之后的半导体器件的制造工序的剖视图。
图19是表示紧随图18之后的半导体器件的制造工序的剖视图。
图20是表示紧随图19之后的半导体器件的制造工序的剖视图。
图21是表示紧随图21之后的半导体器件的制造工序的剖视图。
图22是表示紧随图21之后的半导体器件的制造工序的剖视图。
图23是表示本发明的实施方式的选择存储单元的电压施加条件的一例的表。
图24是表示本发明的实施方式的变形例1的半导体器件的制造工序的剖视图。
图25是表示本发明的实施方式的变形例2的半导体器件的俯视图。
图26是表示比较例的半导体器件的制造工序的剖视图。
其中，附图标记说明如下：
ch接触孔
cp接触插塞
dr漏极区域
ei元件隔离区域
il层间绝缘膜
sb半导体衬底
vd1、vd2空隙
vm1金属膜
具体实施方式
以下，基于附图对本发明的实施方式进行详细说明。此外，在用于对实施方式进行说明的所有附图中，对具有相同功能的部件标注相同的附图标记并省略对其重复进行说明。另外，在以下实施方式中，除了特别必要时以外，原则上不重复对同一部分或者相同部分进行说明。
＜关于半导体器件的构造＞
本实施方式的半导体器件在半导体衬底的主面与元件隔离区域的上表面之间设置高低差，由此，能够在半导体衬底上的层间绝缘膜内产生空隙的情况下防止在形成接触插塞时金属埋入于该空隙内而在接触插塞彼此之间产生短路。此处，对具备构成分栅型的monos存储器的存储单元的半导体器件进行说明。但是，形成于半导体衬底上的元件并不限于此，可以是在衬底上具有栅极图案的misfet(metalinsulatorsemiconductorfieldeffecttransistor：mis型场效应晶体管)、或者在衬底上具有电极图案的电容元件等。
以下，利用图1～图7对本实施方式的半导体器件的构造进行说明。图1是表示本实施方式的半导体器件的俯视图。图2是将图1的一部分放大示出的俯视图。图3～图7是表示本实施方式的半导体器件的剖视图。图3、图4、图5、图6以及图7分别是图2中的a-a线、b-b线、c-c线、d-d线以及e-e线处的剖视图。在图1以及图2中，省略了栅极绝缘膜、边壁、层间绝缘膜、布线以及硅化物层等的图示。
如图1以及图2所示，本实施方式的半导体器件具备半导体衬底，该半导体衬底具有主面及其相反侧的背面，在半导体衬底的主面侧，作为半导体衬底的主面的活性区域ar从埋入于半导体衬底的主面的沟道内的元件隔离区域ei露出。换言之，活性区域ar通过元件隔离区域ei来划分，活性区域ar的俯视形状由元件隔离区域ei来规定。活性区域ar具有：在沿着半导体衬底的主面的x方向上延伸的部分(以下称为第一延伸部；以及在作为沿着半导体衬底的主面的方向的、相对于x方向正交的y方向上延伸的部分(以下称为第二延伸部)。活性区域ar中，第一延伸部沿y方向并排配置有多个，第二延伸部沿x方向并排配置有多个。即，活性区域ar在俯视时具有栅格状的布局。
在半导体衬底的主面上以及元件隔离区域ei上，形成有沿y方向延伸的控制栅电极cg以及沿y方向延伸的存储栅电极mg。在半导体衬底上，交替地配置有两个控制栅电极cg、以及两个存储栅电极mg。即，规定的控制栅电极cg的x方向上的一个侧壁与存储栅电极mg相对，x方向上的另一个侧壁与其他控制栅电极cg相对。1个控制栅电极cg和1个存储栅电极mg夹着包含电荷蓄积膜的绝缘膜(未图示)而相邻，并且在俯视时与活性区域ar中的第一延伸部交叉。
在x方向上相邻的两个第二延伸部彼此之间，两个控制栅电极cg以及两个存储栅电极mg与多个第一延伸部交叉。另外，在x方向上相邻的两个第二延伸部彼此之间，上述两个控制栅电极cg相邻且相对，在俯视时，在该两个控制栅电极cg的彼此间既未形成有存储栅电极mg也未形成有第二延伸部。另外，在该两个控制栅电极cg的彼此间的各第一延伸部形成有作为n型的半导体区域的漏极区域dr，夹着彼此相邻的控制栅电极cg以及存储栅电极mg而在该漏极区域dr的相反侧的第一延伸部内形成有作为n型的半导体区域的源极区域sr。
换言之，在第一延伸部中相互分离地形成的漏极区域dr以及源极区域sr之间的第一延伸部上，配置有1个控制栅电极cg以及1个存储栅电极mg。由在1个第一延伸部形成的一对源极区域sr以及漏极区域dr、和位于该一对源极区域sr以及漏极区域dr之间的1个控制栅电极cg以及1个存储栅电极mg构成monos型存储器的1个存储单元mc。在第二延伸部形成有n型半导体区域，多个存储单元mc各自的源极区域sr经由第二延伸部而相互电连接。
在活性区域ar的第一延伸部，在x方向上并排形成有多个存储单元mc，在沿y方向排列的多个第一延伸部分别形成有存储单元mc，该存储单元mc具有共用的控制栅电极cg以及存储栅电极mg。在x方向上彼此相邻的第二延伸部彼此之间的1个第一延伸部，以漏极区域dr为中心呈线对称地配置有两个存储单元mc。即，在彼此相邻的第二延伸部彼此之间，在x方向上相邻的存储单元mc彼此相互共享漏极区域dr。
在y方向上排列的多个存储单元mc各自的漏极区域dr在y方向上排列配置，将半导体衬底上的层间绝缘膜il(参照图3)贯穿的接触插塞cp经由硅化物层s1(参照图3)而与各漏极区域dr的上表面连接。即，与不同的第一延伸部连接的接触插塞cp在y方向上排列配置，在y方向上相邻的接触插塞cp彼此之间的区域的正下方，形成有在y方向上夹在两个第一延伸部之间的元件隔离区域ei。
此处，y方向上的接触插塞cp的宽度比活性区域ar的第一延伸部的短边方向(y方向)上的宽度小。另外，第一延伸部的正上方的接触插塞cp在y方向上与该第一延伸部的端部分离。如图2所示，在俯视时在y方向上相邻的接触插塞cp与元件隔离区域ei之间的层间绝缘膜(未图示)内，形成有与接触插塞cp连接、且与接触插塞cp形成为一体的金属膜(导电膜)vm1。金属膜vm1是位于活性区域ar的第一延伸部的正上方、且在俯视时沿y方向延伸的图案。
另外，在俯视时，在y方向上相邻的两个接触插塞cp彼此之间形成的两个金属膜vm1彼此之间形成有空隙vd2，该空隙vd2在元件隔离区域内形成，且沿y方向延伸。即，在y方向上，按顺序形成有接触插塞cp、金属膜vm1、空隙vd2、金属膜vm1以及接触插塞cp。空隙vd2位于元件隔离区域ei的正上方。
如图3所示，本实施方式的半导体器件例如具有由单晶si(硅)构成的半导体衬底sb。在半导体衬底sb的主面，形成有作为达到半导体衬底sb的中途的深度的p型的半导体区域的阱wl。在阱wl以较小的浓度而导入有p型的杂质(例如b(硼))。图3是活性区域的沿着第一延伸部的延伸方向的剖视图，示出了该第一延伸部、其上部的一对存储单元mc、以及与存储单元mc的漏极区域dr连接的接触插塞cp。
在半导体衬底sb的主面上，夹着栅极绝缘膜gi而按顺序形成有控制栅电极cg以及绝缘膜if5。栅极绝缘膜gi例如由氧化硅膜构成，控制栅电极cg例如由多晶硅膜构成。绝缘膜if5例如是由氮化硅膜构成的覆盖绝缘膜，并与控制栅电极cg同样地沿y方向延伸。在由栅极绝缘膜gi、控制栅电极cg以及绝缘膜if5构成的层叠膜(以下有时称为栅极叠层)的一个侧壁，夹着ono(oxide-nitride-oxide：氧化物-氮化物-氧化物)膜on而形成有存储栅电极mg。另外，该ono膜on还介于存储栅电极mg的底面与半导体衬底sb的主面之间。
在栅极叠层与存储栅电极mg之间、以及存储栅电极mg与半导体衬底sb的主面之间，连续地形成有ono膜on。即，ono膜on具有l字形的剖面。ono膜on是由在半导体衬底sb上按顺序形成的氧化硅膜(顶层氧化膜)ox1、氮化硅膜nf以及氧化硅膜(底层氧化膜)ox2构成的层叠膜。即，ono膜on由从控制栅电极cg朝向存储栅电极mg按顺序形成的氧化硅膜ox1、氮化硅膜nf以及氧化硅膜ox2构成。氮化硅膜nf是在存储单元mc中作为存储信息而蓄积电荷的部分、即电荷蓄积膜(电荷蓄积部、电荷蓄积层、陷阱性绝缘膜)。
包含栅极叠层、存储栅电极mg以及ono膜on在内的图案的两侧的侧壁分别由边壁sw覆盖。边壁sw例如由在半导体衬底sb上按顺序形成的氧化硅膜以及氮化硅膜构成。另外，以在x方向(控制栅电极cg至存储栅电极mg各自的栅极长度方向)上夹着该图案的方式，在半导体衬底sb的上表面形成有一对源极区域sr以及漏极区域dr。x方向上的边壁sw的宽度例如为50nm。
源极区域sr以及漏极区域dr分别是将n型的杂质(例如p(磷)或者as(砷))导入至半导体衬底sb的主面而形成的n型半导体区域。源极区域sr以及漏极区域dr分别由n型杂质浓度较低的扩展区域、以及n型杂质浓度高于扩展区域的n型杂质浓度的扩散区域构成。在附图中，并未示出扩展区域以及扩散区域的边界，而是示出了形成为一体的构造。扩展区域与扩散区域相比，形成深度较浅，且位于接近控制栅电极cg以及存储栅电极mg的正下方的半导体衬底sb的主面的区域。源极区域sr以及漏极区域dr各自的形成深度比阱wl的形成深度浅。
在从栅极叠层、存储栅电极mg、ono膜on以及边壁sw露出的源极区域sr以及漏极区域dr各自的上表面形成有硅化物层s1。另外，在从边壁sw露出的存储栅电极mg的上表面也形成有硅化物层s1。硅化物层s1例如由nisi(镍硅化合物)或者cosi(钴硅化合物)构成，并具有降低存储栅电极mg、源极区域sr以及漏极区域dr各自与接触插塞cp连接的连接电阻的作用。
一对源极区域sr以及漏极区域dr、和控制栅电极cg、存储栅电极mg以及ono膜on构成1个存储单元mc。图3中示出了两个相对的存储单元mc共享漏极区域dr的构造。存储单元mc由两个晶体管(misfet、场效晶体管)、即控制晶体管以及存储晶体管构成。控制栅电极cg、和一对源极区域sr以及漏极区域dr构成控制晶体管，存储栅电极mg、和该一对源极区域sr以及漏极区域dr构成存储晶体管。即，构成1个存储单元mc的控制晶体管以及存储晶体管共享源极/漏极区域。ono膜on作为包含存储栅电极mg的存储晶体管的栅极绝缘膜而发挥功能。
在半导体衬底sb的主面、栅极叠层、ono膜on、存储栅电极mg以及边壁sw各自的上方，以覆盖存储单元mc的方式形成有层间绝缘膜il。将层间绝缘膜il的上表面平坦化。层间绝缘膜il主要由氧化硅膜构成。其中，虽然省略了图示，但层间绝缘膜il由在半导体衬底sb的主面上形成的较薄的衬膜、以及在该衬膜上形成的较厚的氧化硅膜构成。该衬膜(未图示)例如由氮化硅膜构成，并作为使后述的接触孔开口时的蚀刻阻止膜而发挥功能。从半导体衬底sb的主面至层间绝缘膜il的上表面为止的高度即层间绝缘膜il的膜厚例如为220nm。
在漏极区域dr的正上方形成有将层间绝缘膜il贯穿的接触孔(连接孔)ch。在接触孔ch内埋入有接触插塞(连接部)cp。接触插塞cp的上表面在与层间绝缘膜il的上表面大致相同的面中实现了平坦化，接触插塞cp的下表面经由硅化物层s1而与漏极区域dr连接。接触插塞cp是在相对于半导体衬底sb的主面垂直的方向(高度方向、z方向)上延伸的柱状的导体膜(金属膜)，并从层间绝缘膜il的上表面形成至下表面。即，接触插塞cp将层间绝缘膜il贯穿。接触插塞cp以及层间绝缘膜il构成本实施方式的半导体器件的接触孔层。从接触插塞的下表面至上表面的高度例如为220nm。
接触插塞cp由将接触孔ch的底面以及侧壁覆盖的较薄的阻挡导体膜、以及在接触孔ch内经由该阻挡导体膜而形成的主导体膜构成。阻挡导体膜例如由tin(氮化钛)膜等构成，主导体膜例如由w(钨)膜等构成。阻挡导体膜的材料并不限于tin，也可以采用ti(钛)、ta(钽)或者tan(氮化钽)等。
在未图示的区域中，将共用的电压供给至在半导体衬底sb上形成的多个存储单元mc各自的源极区域sr的接触插塞cp，经由硅化物层s1而与源极区域sr的上表面连接。另外，在未图示的区域中，形成有经由硅化物层s1而与存储栅电极mg的上表面连接的接触插塞cp。另外，在作为未图示的部分的针对控制栅电极cg的供电部，在从绝缘膜if5露出的控制栅电极cg的上表面形成有硅化物层s1，在该硅化物层s1上连接有接触插塞cp。
接触插塞cp形成于在x方向上相邻的一对控制栅电极cg的彼此之间。存储栅电极mg形成为与控制栅电极cg的侧壁中的、与接触插塞cp相对的侧壁相反侧的侧壁相邻。
在层间绝缘膜il上以及接触插塞cp上，形成有例如主要由cu(铜)膜构成的布线m1。布线m1经由接触插塞cp以及硅化物层s1而与漏极区域dr电连接。布线m1具有作为位线的作用，并与活性区域的第一延伸部同样的沿x方向延伸。此处虽未进行图示，但布线m1形成于将在层间绝缘膜il上形成的其他层间绝缘膜贯穿的沟道内。另外，在包含布线m1的第一布线层上，层叠有未图示的多个布线层。
图4中示出了作为沿着x方向的剖面的、包含图1中示出的金属膜vm1在内的剖面。即，图4是俯视时的图1所示的接触插塞cp与元件隔离区域ei之间的区域的、沿着x方向的剖视图。如图4所示，存储单元mc的构造与图3相同。但是，图4中并未示出接触插塞cp，而是示出了与接触插塞cp形成为一体的金属膜vm1。
金属膜vm1在夹在构成在x方向(栅极长度方向)上相邻的两个存储单元mc各自的栅极叠层之间的位置形成在层间绝缘膜il内。即，在将在x方向上相对且相邻的两个控制栅电极cg各自的侧壁覆盖的边壁sw彼此之间形成有金属膜vm1，周围由层间绝缘膜il覆盖。该栅极叠层的高度、即在相对于半导体衬底sb的主面垂直的方向上，从半导体衬底sb的主面到绝缘膜if5的上表面的距离例如为150nm。在x方向上相邻的控制栅电极cg彼此之间的距离例如为200nm。另外，在x方向上相邻的控制栅电极cg彼此之间相对的边壁sw彼此之间的距离例如为100nm。
另外，图6中示出了作为沿着y方向的剖面的、包含图1中示出的接触插塞cp、元件隔离区域ei、金属膜vm1以及空隙vd2在内的剖面。如图6所示，金属膜vm1具有从接触插塞cp的侧壁在沿着半导体衬底sb的主面的方向上突出的构造，并与接触插塞cp形成为一体。即，金属膜vm1与接触插塞cp连接，且由与接触插塞cp相同的金属膜构成。但是，有时金属膜vm1仅由上述阻挡导体膜构成，有时金属膜vm1由上述阻挡导体膜以及上述主导体膜构成。
金属膜vm1在形成于元件隔离区域ei内的空隙由在形成接触插塞cp时埋入的连接部件构成。在两个接触插塞cp各自的相对的侧壁连接有金属膜vm1。但是，与一方的接触插塞cp连接的金属膜vm1、和与另一方的接触插塞cp连接的金属膜vm1相互分离。
元件隔离区域ei埋入于在半导体衬底sb的主面形成的沟道d1内，但并未完全埋入于沟道d1。即，沟道d1内由将沟道d1的底面覆盖且将沟道d1的大部分填埋的元件隔离区域ei、以及在元件隔离区域ei上形成的层间绝缘膜il完全填埋。换言之，在沟道d1内形成有元件隔离区域ei、以及元件隔离区域ei上的层间绝缘膜il。元件隔离区域ei具有sti(shallowtrenchisolation：浅沟道隔离)构造。
图5中示出了作为沿着x方向的剖面的、包含图1中示出的元件隔离区域ei以及空隙vd2的剖面。即，图5是俯视时的、图1所示的两个第一延伸部之间的区域的沿着x方向的剖视图。如图5以及图6所示，在半导体衬底sb上形成有埋入于在半导体衬底sb的主面形成的沟道内的元件隔离区域ei。如图5所示，构成存储单元的栅极叠层、ono膜on以及存储栅电极mg和边壁sw形成于元件隔离区域ei上。
此处，在夹设在x方向上相邻的两个栅极叠层之间的位置，在层间绝缘膜il内形成有空隙vd2。即，在将在x方向上相对且相邻的两个控制栅电极cg各自的侧壁覆盖的边壁sw彼此之间形成有空隙vd2。即，空隙vd2的周围由层间绝缘膜il覆盖。如图6所示，金属膜vm1完全未由层间绝缘膜il覆盖，一部分与接触插塞cp连接，与此相对，空隙vd2完全由层间绝缘膜il覆盖，与金属膜vm1以及接触插塞cp均不接触。
如图4以及图5所示，金属膜vm1以及空隙vd2分别在沿着x方向以及z方向的面中具有例如椭圆状的剖面。另外，金属膜vm1以及空隙vd2分别沿y方向延伸。即，金属膜vm1以及空隙vd2分别具有圆柱状的立体形状。
如图6所示，在y方向上相邻的接触插塞cp彼此之间，与各接触插塞cp连接的金属膜vm1形成为在y方向上排列，相互分离的这些金属膜vm1均位于大致相同的高度。即，与相邻的接触插塞cp中的一方的接触插塞cp连接的金属膜vm1和半导体衬底sb的主面之间的最短距离(高度)、和与另一方的接触插塞cp连接的金属膜vm1和半导体衬底sb的主面之间的最短距离(高度)大致相同。此外，本申请中所说的高度是指相对于半导体衬底sb的主面垂直的方向上的距离或者位置。以下，有时将相对于半导体衬底sb的主面垂直的方向称为高度方向。
另外，金属膜vm1和半导体衬底sb的主面之间的最短距离(高度)，与空隙vd2和空隙vd2的正下方的元件隔离区域ei的上表面之间的最短距离(高度)大致相同。但是，在本实施方式中，由于元件隔离区域ei的上表面的位置低于半导体衬底sb的主面，因此，空隙vd2的形成位置低于金属膜vm1的形成位置。
例如，在活性区域的半导体衬底sb的主面至层间绝缘膜il的上表面的高度约为220nm的情况下，高度方向上的活性区域的半导体衬底sb的主面至金属膜vm1的底面的高度为60nm左右，金属膜vm1的上表面至层间绝缘膜il的上表面的高度为110nm左右。在该情况下，高度方向上的元件隔离区域ei的上表面至空隙vd2的底面的高度为60nm左右，空隙vd2的上表面至层间绝缘膜il的上表面的高度为160nm左右。
此处，高度方向上的金属膜vm1以及空隙vd2各自的厚度(距离)b大致相同，该厚度b例如为50nm。另外，高度方向上半导体衬底sb的主面与元件隔离区域ei的上表面之间的距离a大于50nm。即，a＞b的数学式成立。因此，在高度方向上，金属膜vm1的底面、和空隙vd2之间分离。即，在高度方向上，金属膜vm1的上表面以及下表面的中间点、和空隙vd2的上表面以及下表面的中间点之间的距离c与距离a相同，距离c的大小为50nm以上。即，a＝c的数学式成立。此外，高度方向上的金属膜vm1的下表面与空隙vd2的下表面之间的距离为与距离c相同的大小。
因而，通过从距离a减去厚度(距离)b而求出高度方向上的金属膜vm1与空隙vd2之间的距离d。换言之，d＝c-b＝a-b＝d＞0的数学式成立。此外，距离a表示相对于半导体衬底sb的主面的元件隔离区域ei的上表面的后退量。另外，距离a表示半导体衬底sb的主面与元件隔离区域ei的上表面之间的高低差的大小。
此外，此处虽然对金属膜vm1以及空隙vd2各自的厚度相同的情况进行了说明，但金属膜vm1以及空隙vd2各自的厚度也可以是互不相同的大小。即使在该情况下，距离a以及距离c也比金属膜vm1以及空隙vd2的任一方的厚度均大。
在从活性区域的半导体衬底sb的主面到层间绝缘膜il的上表面为止的高度为220nm的情况下，距离a为50nm以上，因此，从元件隔离区域ei的上表面到层间绝缘膜il的上表面为止的距离为250nm以上。
本实施方式的主要的特征为，使元件隔离区域ei的上表面形成为低于半导体衬底sb的主面，由此，当在半导体衬底sb上且在相邻的图案彼此之间形成有空隙时，在元件隔离区域ei和半导体衬底sb的主面的边界部的上方使该空隙截断，从而防止空隙在1个方向上连续地延伸。由此，如后所述，能够防止接触插塞cp彼此经由埋入于该空隙内的金属膜而短路。
图7是沿着y方向的剖面，沿着图1示出的控制栅电极cg的延伸方向(栅极宽度方向)而示出了包含控制栅电极cg在内的栅极叠层的剖面。如图7所示，栅极叠层的一部分位于活性区域ar(参照图1)的第一延伸部的正上方，栅极叠层的另一部分位于元件隔离区域ei的正上方。即，控制栅电极cg跨越元件隔离区域ei和活性区域而延伸。
在本实施方式中，由于元件隔离区域ei的上表面低于半导体衬底sb的主面，因此，元件隔离区域ei的正上方的控制栅电极cg的上表面的位置，比与元件隔离区域ei相邻的活性区域ar的半导体衬底sb的主面的正上方的控制栅电极cg的上表面的位置低。
＜关于非易失性存储器的动作＞
接下来，参照图23对非易失性存储器的动作例进行说明。
本实施方式的存储单元具有misfet构造，将该misfet的栅电极的下方的陷阱性绝缘膜处的电荷蓄积状态作为存储信息，并将其作为晶体管的阈值而读出。陷阱性绝缘膜是指能够蓄积电荷的绝缘膜，作为一例能够举出氮化硅膜等。通过相对于这种电荷蓄积区域的电荷的注入、释放而使misfet的阈值移位以使其作为存储元件而执行动作。作为使用陷阱性绝缘膜的非易失性半导体存储装置，如本实施方式的存储单元这样存在分栅型的monos存储器。
图23是表示本实施方式的“写入”、“擦除”以及“读出”时的针对选择存储单元的各部位施加电压的施加条件的一例的表。在图23的表中，在进行“写入”、“擦除”以及“读出”时，分别记载有施加于图3所示的存储单元mc的存储栅电极mg的电压vmg、施加于源极区域sr的电压vs、施加于控制栅电极cg的电压vcg、施加于漏极区域dr的电压vd、以及施加于半导体衬底sb的上表面的阱wl的基极电压vb。此处所说的选择存储单元是指被选为进行“写入”、“擦除”或者“读出”的对象的存储单元。
此外，图23的表中所示的是电压的施加条件的优选的一例，并不限定于此，能够根据需要而进行各种变更。另外，在本实施方式中，将向作为存储晶体管的ono膜on中的电荷蓄积部的氮化硅膜nf(参照图3)注入电子定义为“写入”，将注入空穴(hole)定义为“擦除”。
另外，在图23的表中，a栏的写入方法为ssi方式、且擦除方法与btbt方式的情况对应，b栏的写入方法为ssi方式、且擦除方法与fn方式的情况对应，c栏的写入方法为fn方式、且擦除方法与btbt方式的情况对应，d栏的写入方法为fn方式、且擦除方法与fn方式的情况对应。
ssi方式能够视为如下动作方法：通过将热电子注入至氮化硅膜nf而对存储单元进行信息的写入的动作方法，btbt方式能够视为如下动作方法：通过将热空穴注入至氮化硅膜nf而进行存储单元的信息的擦除的动作方法，fn方式能够视为如下动作方法：通过电子或者空穴的隧穿而进行写入或者擦除的动作方法。关于fn方式，利用其他方式进行表述，则能够将fn方式的写入视为如下动作方法：通过fn隧穿效应将电子注入至氮化硅膜nf而对存储单元进行信息的写入，fn方式的擦除能够视为如下动作方式：通过fn隧穿效应将空穴注入氮化硅膜nf而进行存储单元的信息的擦除。以下，进行具体说明。
写入方式中具有：通过基于被称作所谓的ssi(sourcesideinjection：源极侧注入)方式的源极侧注入的热电子注入而进行写入的写入方式(热电子注入写入方式)；以及通过被称为所谓的fn方式的fn(fowlernordheim)隧穿而进行写入的写入方式(隧穿写入方式)。
在ssi方式的写入中，例如将图23的表中的a栏或者b栏的“写入动作电压”所示的电压(vmg＝10v、vs＝5v、vcg＝1v、vd＝0.5v、vb＝0v)施加于进行写入的选择存储单元的各部位，并通过将电子注入至选择存储单元的ono膜on中的氮化硅膜nf中而进行写入。
此时，在两个栅电极(图3的存储栅电极mg以及控制栅电极cg)之间的下方的隧穿区域(源极、漏极之间)产生热电子，并且热电子被注入至作为存储栅电极mg的下方的ono膜on中的电荷蓄积部的氮化硅膜nf。所注入的热电子(电子)在ono膜on中的氮化硅膜nf中的陷阱能级被捕获，其结果，存储晶体管的阈值电压升高。即，存储晶体管变为写入状态。
在fn方式的写入中，例如将图23的表中的c栏或者d栏的“写入动作电压”所示的电压(vmg＝-12v、vs＝0v、vcg＝0v、vd＝0v、vb＝0v)施加于进行写入的选择存储单元的各部位，在选择存储单元中，通过从存储栅电极mg使电子隧穿并将该电子注入至ono膜on中的氮化硅膜nf而进行写入。此时，电子从存储栅电极mg通过fn隧穿(fn隧穿效应)将氧化硅膜ox2(参照图3)隧穿而被注入至ono膜on中，并在ono膜on中的氮化硅膜nf中的陷阱能级被捕获。其结果，存储晶体管的阈值电压升高。即，存储晶体管变为写入状态。
此外，在fn方式的写入中，还能够通过从半导体衬底sb使电子隧穿并将该电子注入至ono膜on中的氮化硅膜nf而进行写入，在该情况下，对于写入动作电压，能够使例如图23的表中的c栏或者d栏的“写入动作电压”的正负反转。
擦除方法中包括：通过基于被称为所谓的btbt方式的btbt(band-to-bandtunneling：带间隧穿现象)的热空穴注入而进行擦除的擦除方式(热空穴注入擦除方式)；以及通过被称为所谓的fn方式的fn(fowlernordheim)隧穿而进行擦除的擦除方式(隧穿擦除方式)。
在btbt方式的擦除中，将通过btbt而产生的空穴注入至电荷蓄积部(ono膜on中的氮化硅膜nf)而进行擦除。将例如图23的表中的a栏或者c栏的“擦除动作电压”所示的电压(vmg＝-6v、vs＝6v、vcg＝0v、vd＝open、vb＝0v)施加于进行擦除的选择存储单元的各部位。由此，因btbt现象而产生空穴并进行电场加速，由此将空穴注入至选择存储单元的ono膜on中的氮化硅膜nf中，从而使得存储晶体管的阈值电压下降。即，存储晶体管变为擦除状态。
在fn方式的擦除中，将例如图23的表中的b栏或者d栏的“擦除动作电压”所示的电压(vmg＝12v、vs＝0v、vcg＝0v、vd＝0v、vb＝0v)施加于进行擦除的选择存储单元的各部位，在选择存储单元中，使空穴从存储栅电极mg隧穿并将其注入至ono膜on中的氮化硅膜nf而进行擦除。此时，空穴从存储栅电极mg通过fn隧穿(fn隧穿效应)将氧化硅膜ox2(参照图3)隧穿并被注入至ono膜on中，由此在ono膜on中的氮化硅膜nf中的陷阱能级被捕获，其结果，存储晶体管的阈值电压下降。即，存储晶体管变为擦除状态。
此外，在fn方式的擦除中，还能够通过从半导体衬底sb使空穴隧穿而注入至ono膜on中的氮化硅膜nf来进行擦除，在该情况下，对于擦除动作电压，例如能够使图23的表中的b栏或者d栏的“擦除动作电压”的正负反转。
在读出时，将例如图23的表中的a栏、b栏、c栏或者d栏的“读出动作电压”所示的电压施加于进行读出的选择存储单元的各部位。将读出时施加于存储栅电极mg的电压vmg设为写入状态下的存储晶体管的阈值电压和擦除状态下的阈值电压之间的值，从而能够判别写入状态和擦除状态。
＜关于半导体器件的效果＞
以下，利用表示比较例的图26对本实施方式的半导体器件的效果进行说明。图26是表示比较例的半导体器件的剖视图。图26是与图6对应的位置处的剖视图。
存在如下方法:在半导体衬底上形成由栅电极等构成的图案，当利用层间绝缘膜将该图案彼此之间填埋时，利用涂敷法或者cvd(chemicalvapordeposition：化学气相沉积)法等而使绝缘膜沉积于半导体衬底上，由此形成由该绝缘膜构成的层间绝缘膜。与此相对，近年来，随着半导体器件的微小化的发展，存在形成于半导体衬底上的图案彼此的间隔缩小的趋势，因此，难以通过上述方法利用绝缘膜将图案彼此之间完全填埋。其结果，若在埋入性较差的条件下进行该绝缘膜的成膜，则在相邻的图案彼此之间的层间绝缘膜内产生空隙。
在分别沿第一方向延伸的两个图案在第二方向上相邻的情况下，这样的空隙在该两个图案的彼此之间形成为沿第一方向延伸。此处，考虑在这两个图案之间在第一方向上排列地形成多个接触孔，并在上述多个接触孔各自的内部形成接触插塞。此时，多个接触孔分别与沿第一方向延伸的1个空隙连接，因此，相邻的两个接触孔经由空隙而连接。
然后，由于在各接触孔内形成接触插塞，所以若利用cvd法而形成金属膜，则该金属膜(例如阻挡导体膜以及主导体膜)不仅埋入于接触孔内，而且还埋入于空隙内。由此，发生相互应当绝缘的两个接触插塞彼此经由埋入于层间绝缘膜内的空隙的金属膜而短路的问题。即，形成为图26所示的构造。像这样，接触插塞cp彼此经由埋入于空隙vd内的导电膜vm而连接的现象有时被称为管涌(piping)。
如图26所示，在半导体衬底sb的主面，分别构成不同的存储单元的漏极区域dr夹着元件隔离区域ei在y方向(第一方向)上排列地形成。在各漏极区域dr的正上方形成有将层间绝缘膜il贯穿的接触插塞cp。在接触插塞cp与漏极区域dr之间形成有硅化物层s1，在接触插塞cp上形成有布线m1。
在层间绝缘膜il内形成有沿y方向延伸的空隙vd，在空隙vd内埋入有金属膜vm。空隙vd以及金属膜vm与在互不相同的漏极区域dr的正上方形成的接触插塞cp分别连接。
半导体衬底sb的主面的高度、和元件隔离区域ei的上表面的高度为大致相同的高度。即使半导体衬底sb的主面和元件隔离区域ei的上表面的高度存在差异，该高低差也比高度方向上的空隙vd的下表面至上表面为止的厚度、即高度方向上的金属膜vm的下表面至上表面为止的厚度小。
此处，1个金属膜vm的一方的端部与连接于第一存储单元的接触插塞cp连接，该金属膜vm的另一方的端部与连接于第二存储单元的接触插塞cp连接。由此，在接触插塞cp彼此之间引起短路，不同的漏极区域dr彼此处于相同的电位，由此，产生多个存储单元无法正常进行动作的问题。
为了防止这种问题的产生，考虑扩大在半导体衬底上形成的栅电极等的图案彼此的间隔以不产生空隙，但在该情况下，产生如下问题：半导体器件的微小化变难，半导体器件的性能下降。另外，考虑通过将形成于半导体衬底上的栅电极的高度抑制得较低以防止空隙的产生，但在该情况下，产生栅电极的电阻值升高的问题、以及作为向半导体衬底注入离子的工序中的栅电极的注入阻止膜的功能下降的问题。
另外，在分栅型的monos型存储单元中，出于抑制存储晶体管的性能的偏差的目的、以及可靠地在存储栅电极的上表面形成硅化物层而实现存储栅电极的低电阻化以及与接触插塞的连接性提高的目的，优选栅极长度方向上的存储栅电极的两侧的侧壁相对于半导体衬底的主面垂直。
存储栅电极的垂直性取决于包含与存储栅电极相邻的控制栅电极在内的栅极叠层的高度。即，由于存储栅电极是在包含控制栅电极在内的栅极叠层的侧壁以边壁状形成的导体膜，因此，栅极叠层的高度越高，存储栅电极的侧壁的角度越接近垂直。
若使半导体器件微小化，则考虑缩小相邻的存储单元彼此的间隔。然而，若单纯将存储单元微小化，则存储栅电极的垂直性会变差。因此，为了减小存储单元的尺寸、且保持存储栅电极的垂直性，则需要与相邻的控制栅电极彼此的间隔无关地将包含控制栅电极在内的栅极叠层的高度保持为恒定值以上的大小。
即，能够想到如下情况：若使半导体器件微小化，则无论彼此相邻的图案彼此的间隔是否缩小，这些图案的高度几乎均不减小，在这种情况下，该图案彼此之间的绝缘膜的埋入性变差。因而，容易产生图案间的空隙，从而容易产生上述短路。像这样，有时通过对在半导体衬底上形成的图案的高度、或者图案彼此的间隔等加以研究来抑制空隙的产生，是难以防止短路的产生的。
与此相对，在本实施方式的半导体器件中，使元件隔离区域ei的上表面向半导体衬底sb的主面的相反侧的背面方向后退，元件隔离区域ei的上表面位于比半导体衬底sb的主面低的部位。与此相伴，如图3～图5以及图7所示，包含元件隔离区域ei的正上方的控制栅电极cg在内的栅极叠层、存储栅电极mg以及边壁sw的形成位置，比与元件隔离区域ei相邻的活性区域的半导体衬底sb的正上方的栅极叠层、存储栅电极mg以及边壁sw的形成位置低。
因此，在高度方向上，元件隔离区域ei上的控制栅电极cg的上表面和层间绝缘膜il的上表面之间的距离，比活性区域上的控制栅电极cg的上表面和层间绝缘膜il的上表面之间的距离大。同样地，元件隔离区域ei上的绝缘膜if5的上表面和层间绝缘膜il的上表面之间的距离，比活性区域上的绝缘膜if5的上表面和层间绝缘膜il的上表面之间的距离大。
当在半导体衬底sb上相邻的图案彼此之间的层间绝缘膜il的埋入性较差时，在图案彼此之间所产生的空隙的形成位置因该图案的形成位置以及层间绝缘膜il的衬底的位置而变动。即，在本实施方式中，通过将元件隔离区域ei的上表面高度抑制得较低，使得在元件隔离区域ei的正上方形成的栅极叠层等的图案的形成位置比活性区域低，由此，在元件隔离区域ei的正上方使在相邻的栅极叠层的彼此间产生的空隙vd2的形成位置比在活性区域产生的空隙的形成位置低。
此处，如图6所示，表示元件隔离区域ei的上表面相对于半导体衬底sb的主面的后退量的距离a，比金属膜vm1以及空隙vd2各自的厚度(距离)b大，因此，沿包含控制栅电极在内的栅极叠层延伸的空隙在元件隔离区域ei和活性区域的边界上被截断。即，空隙vd2形成于与埋入有金属膜vm1的空隙不同的高度，且未与埋入有金属膜vm1的空隙连接。
因而，由于在接触孔ch内形成接触插塞cp，因此，即使通过cvd法而在接触孔ch内和与接触孔ch连接的空隙内埋入有金属膜，由此形成接触插塞cp和金属膜vm1，金属膜也未被埋入于空隙vd2内。因此，在相邻的接触插塞cp的彼此间将空隙截断、且形成未埋入金属膜的空隙vd2，由此能够防止在接触插塞cp彼此之间产生短路。因此，能够提高半导体器件的可靠性。另外，由于不会为了防止空隙的产生而妨碍元件组的微小化，所以能够实现半导体器件的微小化，由此能够提高半导体器件的性能。
＜关于半导体器件的制造方法＞
接下来，利用图8～图22对本实施方式的半导体器件的制造方法进行说明。图8～图22是表示本实施方式的半导体器件的制造工序的剖视图。此外，在图8～图12中，在沿着所形成的栅电极的延伸方向的剖面中示出形成两个活性区域之间的元件隔离区域的部位。图13～图22中，在附图的右侧示出利用图8～图12说明的部位的剖面，在附图的左侧示出沿着所形成的栅电极的短边方向(栅极长度方向)的剖面。图8～图12、和图13～图22的右侧的剖面中示出的活性区域是形成存储单元的漏极区域的区域，并非形成栅电极的区域。
在半导体器件的制造工序中，首先，如图8所示，准备由具有例如1～10ωcm左右的电阻率的p型的单晶si(硅)等构成的半导体衬底(半导体晶片)sb。接下来，例如通过进行热处理而在半导体衬底sb的主面的整个面形成由氧化硅膜构成的绝缘膜if1。然后，在绝缘膜if1上，例如利用cvd法而形成例如由氮化硅膜构成的绝缘膜if2。
接下来，如图9所示，利用光刻技术以及干蚀刻法而将绝缘膜if2以及if1、和半导体衬底sb的上表面的一部分除去。即，形成在多处部位将由绝缘膜if2以及if1构成的层叠膜贯穿的开口部，并将这些开口部的正下方的半导体衬底sb的上表面的一部分除去。由此，在半导体衬底sb的上表面形成沟道(凹部、凹陷部)d1。沟道d1达到半导体衬底sb的中途深度。虽未图示，但此处在半导体衬底sb的主面形成多条沟道d1。
此外，此处虽然通过1次的蚀刻工序而对绝缘膜if2、if1、以及半导体衬底sb分别进行加工，但例如也可以在通过干蚀刻法而加工出绝缘膜if2之后，通过湿蚀刻法对绝缘膜if1进行加工，由此使得半导体衬底sb的上表面露出，然后利用干蚀刻法形成沟道d1。沟道d1是用于埋入于元件隔离区域的凹部。即，此处，形成具有sti(shallowtrenchisolation：浅沟道隔离)构造的元件隔离区域。
接下来，如图10所示，在对沟道d1的侧壁进行氧化之后，例如利用cvd法在半导体衬底sb上形成绝缘膜if3，由此完全埋入于沟道d1的内侧，接着进行热处理而进行绝缘膜if3的烧结。然后，通过cmp(chemicalmechanicalpolishing)法对绝缘膜if3的上表面进行研磨，由此将绝缘膜if2上的绝缘膜if3除去而使得绝缘膜if2的上表面露出。由此，使得埋入于多条沟道d1各自的内侧的绝缘膜if3分别分离。
接下来，如图11所示，对绝缘膜if3的上表面进行回蚀并使其后退。此处，利用干蚀刻法使绝缘膜if3的上表面后退。由此，在各沟道d1内形成由上述绝缘膜if3构成的元件隔离区域ei。
接下来，如图12所示，通过湿蚀刻法将作为硬掩膜的绝缘膜if2、以及绝缘膜if1除去。此外，作为除去硬掩膜的方法，也可以考虑使用干蚀刻法。由此，沟道d1的横向上的半导体衬底sb的主面(活性区域)从硬掩膜露出。
本实施方式的特征之一在于，形成上表面处于比半导体衬底sb的主面低的位置的元件隔离区域ei。此处，通过利用图11说明的回蚀工序、以及利用图12说明的蚀刻工序而使绝缘膜if3的上表面后退，并形成上表面较低的元件隔离区域ei。
因此，在利用图11说明的回蚀工序中，进行回蚀直至使得绝缘膜if3的上表面的位置低于半导体衬底sb的主面为止。或者，在利用图12说明的蚀刻工序中，可以在能够使绝缘膜if3的上表面大幅后退的情况下进行如下工序。即，可以进行利用图11说明的回蚀工序，从而，在使得绝缘膜if3的上表面后退至与半导体衬底sb的主面相比等同或者更高的位置之后，通过利用图12说明的蚀刻工序而使得绝缘膜if3的上表面的高度后退至比半导体衬底sb的主面低的位置。
另外，当进行利用图14进行的后述的栅极绝缘膜的加工时的蚀刻、或者利用图17形成后述的边壁时所进行的蚀刻时，可以将元件隔离区域ei的上表面的一部分除去，由此使得元件隔离区域ei的上表面后退至比半导体衬底sb的主面低的位置。另外，可以在利用图17后述的离子注入工序之后进行清洗工序，通过该清洗工序而使得元件隔离区域ei的上表面后退至比半导体衬底sb的主面低的位置。在这些情况下，以针对硅的选择比较高为条件而进行蚀刻或者清洗，从而能够防止半导体衬底的表面后退，并且能够使元件隔离区域ei的上表面后退。
此外，用于使绝缘膜if3的上表面后退的蚀刻可以针对晶片整体的绝缘膜if3而进行，也可以选择性地仅针对与存储单元相邻的绝缘膜if3而进行。即，可以形成为如下构造：仅在存储单元的形成区域那样在半导体衬底sb上形成有相互间的间隔小的多个图案的、容易产生空隙的区域中，使绝缘膜if3的上表面后退，在未图示的其他区域(存储单元以外的周围电路区域等)中不积极地使绝缘膜if3后退。换言之，还可以使存储单元区域的绝缘膜if3的后退量大于周围电路区域的绝缘膜if3的后退量。在该情况下，存储单元区域的绝缘膜if3的上表面比周围电路区域的绝缘膜if3的上表面低。
接下来，如图13所示，在半导体衬底sb的主面形成p型的阱wl。能够通过例如b(硼)等p型的杂质的离子注入至半导体衬底sb等而形成阱wl。
接着，在半导体衬底sb的主面形成栅极绝缘膜用的绝缘膜if4。即，形成将从元件隔离区域ei露出的半导体衬底sb的上表面覆盖的绝缘膜if4。作为绝缘膜if4，例如可以使用氧化硅膜。例如可以通过热氧化法而形成绝缘膜if4。
然后，例如利用cvd法在半导体衬底sb上形成由多晶硅膜构成的硅膜ps1，以便于将绝缘膜if4的上表面覆盖。在成膜时，还能够在使得硅膜ps1形成为非晶硅膜之后，通过此后的热处理而使得由非晶硅膜构成的硅膜ps1变为由多晶硅膜构成的硅膜ps1。另外，能够通过在成膜时将杂质导入、或者在成膜后将杂质离子注入等而使得硅膜ps1形成为低电阻的半导体膜(掺杂多晶硅膜)。作为导入至硅膜ps1的n型杂质，例如能够优选使用p(磷)。
然后，例如利用cvd法而在硅膜ps1上形成绝缘膜if5。绝缘膜if5例如是由sin(氮化硅)构成的覆盖绝缘膜。绝缘膜if5的膜厚例如能够设为20～50nm左右。
接下来，如图14所示，通过光刻技术以及蚀刻技术而将由绝缘膜if5、硅膜ps1以及绝缘膜if4构成的层叠膜图案化。由此，形成由绝缘膜if4构成的栅极绝缘膜gi。另外，通过该蚀刻工序而形成由硅膜ps1构成的控制栅电极cg。控制栅电极cg在俯视时为沿规定的方向(第一方向、栅极宽度方向)延伸的图案。在图13～图22的右侧的剖面中示出的活性区域是形成存储单元的漏极区域的区域，因此，通过形成控制栅电极cg的该加工工序而使得半导体衬底sb的主面从由绝缘膜if1构成的栅极绝缘膜gi、由硅膜ps1构成的控制栅电极cg、以及绝缘膜if5露出。
上述的图案化工序例如能够以如下方式进行。即，利用光刻技术以及干蚀刻法对绝缘膜if5、硅膜ps1以及绝缘膜if4进行加工。由此，形成控制栅电极cg以及栅极绝缘膜gi。此外，还能够首先利用光刻技术以及干蚀刻法对绝缘膜if5进行加工，然后将绝缘膜if5作为掩膜而对硅膜ps1以及绝缘膜if4进行加工。此时，如利用图7说明的那样，元件隔离区域ei的正上方的控制栅电极cg以及绝缘膜if5形成于比半导体衬底sb的主面的正上方的控制栅电极cg以及绝缘膜if5低的位置。
接下来，如图15所示，在半导体衬底sb的整个主面上形成存储晶体管的栅极绝缘膜用的ono(oxide-nitride-oxide)膜on。ono膜on将半导体衬底sb的上表面、以及由栅极绝缘膜gi、绝缘膜if5以及控制栅电极cg构成的层叠膜的侧壁以及上表面覆盖。
ono膜on是在内部具有电荷蓄积部的绝缘膜。具体而言，ono膜on由在半导体衬底sb上形成的氧化硅膜ox1、在氧化硅膜ox1上形成的氮化硅膜nf、以及在氮化硅膜nf上形成的氧化硅膜ox2的层叠膜构成。
例如能够通过氧化处理(热氧化处理)或者cvd法或者它们的组合而形成氧化硅膜ox1、ox。还能够将issg(in-situsteamgeneration：利用现场水汽生成)氧化用于此时的氧化处理。例如能够通过cvd法而形成氮化硅膜nf。
在本实施方式中，作为构成存储单元、且具有陷阱能级的绝缘膜(电荷蓄积层)而形成氮化硅膜nf。用作电荷蓄积层的膜优选为可靠性的面等的氮化硅膜，但并不限定于氮化硅膜，例如还能够将氧化铝膜(氧化铝)、氧化铪膜或者氧化钽膜等、具有高于氮化硅膜的介电常数的高介电常数膜(高介电常数绝缘膜)用作电荷蓄积层或者电荷蓄积部。
氧化硅膜ox1的厚度例如能够设为2～10nm左右，氮化硅膜nf的厚度例如能够设为5～15nm左右，氧化硅膜ox2的厚度例如能够设为2～10nm左右。
接下来，例如利用cvd法在半导体衬底sb的整个主面上形成多晶的硅膜ps2，以便将ono膜on的表面覆盖。由此，露出的ono膜on的表面由硅膜ps2覆盖。即，在控制栅电极cg的侧壁经由ono膜on而形成有硅膜ps2。
硅膜ps2的膜厚例如为40nm。在成膜时使硅膜ps2形成为非晶硅膜，然后通过此后的热处理而能够使由非晶硅膜构成的硅膜ps2变为由多晶硅膜构成的硅膜ps2。硅膜ps2例如是以较高的浓度而导入有p型的杂质(例如b(硼))的膜。硅膜ps2是用于形成后述的存储栅电极的膜。
接下来，如图16所示，通过各向异性蚀刻技术对硅膜ps2进行回蚀(蚀刻、干蚀刻、各向异性蚀刻)，由此使得ono膜on的上表面露出。在该回蚀工序中，通过对硅膜ps2进行各向异性蚀刻(回蚀)，经由ono膜on而使得硅膜ps2以边壁状残留于由栅极绝缘膜gi、绝缘膜if5以及控制栅电极cg构成的层叠膜(栅极叠层)的双方的侧壁上。
由此，形成由在上述栅极叠层的侧壁中的、一方的侧壁经由ono膜on而以边壁状残留的硅膜ps2构成的存储栅电极mg。
接下来，利用光刻技术将与控制栅电极cg的一方的侧壁相邻的存储栅电极mg覆盖，并且在半导体衬底sb上形成使得与控制栅电极cg的另一方的侧壁相邻的硅膜ps2露出的抗蚀剂膜(未图示)。然后，将该抗蚀剂膜作为蚀刻掩膜而进行蚀刻，由此将隔着控制栅电极cg而在存储栅电极mg的相反侧形成的硅膜ps2除去。然后，将该抗蚀剂膜除去。在该蚀刻工序中，存储栅电极mg由抗蚀剂膜覆盖，因此未被蚀刻而残留下来。此外，该时刻可以通过干蚀刻而进行，也可以通过湿蚀刻而进行。
接下来，通过蚀刻(例如湿蚀刻)而将ono膜on中的、未由存储栅电极mg覆盖而是露出的部分除去。此时，未将存储栅电极mg的正下方的ono膜on除去而使其残留。同样地，未将位于包含控制栅电极cg在内的栅极叠层、与存储栅电极mg之间的ono膜on除去而是使其残留。由于将其他区域的ono膜on除去，所以半导体衬底sb的上表面露出。另外，作为控制栅电极cg的侧壁的、不与存储栅电极mg相邻的侧壁露出。另外，从控制栅电极cg以及存储栅电极mg露出的活性区域的上表面从硅膜ps2以及ono膜on露出。
像这样，以与控制栅电极cg相邻的方式在半导体衬底sb上经由在内部具有电荷蓄积部的ono膜on而形成存储栅电极mg。
接下来，如图17所示，利用离子注入法等而形成多个扩展区域(n-型半导体区域、杂质扩散区域)。即，将绝缘膜if5、栅极绝缘膜gi、控制栅电极cg、存储栅电极mg以及ono膜on等用作掩膜并通过离子注入法而将例如as(砷)或者p(磷)等的n型的杂质导入至半导体衬底sb，由此形成多个扩展区域。可以在形成扩展区域之前，例如由氮化硅膜、氧化硅膜、或者它们的层叠膜等而形成将包含栅极绝缘膜gi、控制栅电极cg、绝缘膜if5、ono膜on以及存储栅电极mg在内的图案的侧壁覆盖的补偿(offset)间隔件。
接下来，形成将包含控制栅电极cg以及存储栅电极mg在内的上述图案的两侧的侧壁覆盖的边壁sw。在利用cvd法等在半导体衬底sb上按顺序形成例如氧化硅膜以及氮化硅膜之后，通过各向异性蚀刻而将该氧化硅膜以及该氮化硅膜的一部分除去，并使半导体衬底sb的上表面以及绝缘膜if5的上表面露出，由此能够自对准地形成边壁sw。也就是，虽然可以考虑由层叠膜形成边壁sw，但在附图中并未示出构成该层叠膜的膜彼此之间的界面。
接下来，利用离子注入法等而形成扩散区域(n+型半导体区域、杂质扩散区域)。即，将栅极绝缘膜gi、控制栅电极cg、绝缘膜if5、ono膜on、存储栅电极mg以及边壁sw用作掩膜(离子注入阻止掩膜)，并通过离子注入法而将n型杂质(例如p(磷)或者as(砷))导入至半导体衬底sb，由此能够形成扩散区域。扩散区域与扩展区域相比，杂质浓度更高、且接合深度更深。
由此，形成由扩展区域、以及杂质浓度比扩展区域的杂质浓度高的扩散区域构成、且具有ldd(lightlydopeddrain：轻掺杂漏极)构造的源极/漏极区域。
在包含控制栅电极cg以及存储栅电极mg在内的图案的横向上的半导体衬底sb的上表面形成的扩展区域以及扩散区域构成源极/漏极区域。即，在与控制栅电极cg相邻的区域的半导体衬底sb的主面形成的扩展区域以及扩散区域构成漏极区域dr，在与存储栅电极mg相邻的区域的半导体衬底sb的主面形成的扩展区域以及扩散区域构成源极区域sr。
接下来，进行作为用于使导入至源极区域sr以及漏极区域dr等的杂质活化的热处理的活化退火。由此，获得图17所示的构造。由此，形成具备控制栅电极cg、存储栅电极mg、ono膜on、源极区域sr以及漏极区域dr的、作为非易失性存储器的monos型存储器的存储单元mc。彼此相邻的存储单元mc彼此共享漏极区域dr。另外，如图17的右侧的图所示，在夹着元件隔离区域ei的两侧的活性区域分别形成有分别构成共享控制栅电极cg以及存储栅电极mg的两个存储单元mc的漏极区域dr。
接下来，如图18所示，通过进行所谓的自对准(salicide：selfalignedsilicide)工艺而形成硅化物层s1。具体而言，能够以如下方式形成硅化物层s1。
即，在包含扩散区域的上表面上以及存储栅电极mg的上表面上的半导体衬底sb的整个主面上形成(沉积)硅化物层形成用的金属膜。该金属膜例如可以由ni(镍)和pt(白金)的合金膜构成，并能够利用溅射法而形成。该金属膜也可以主要含有co(钴)以取代镍。
接下来，对半导体衬底sb实施热处理，由此使得扩散区域以及存储栅电极mg的各表层部分与该金属膜进行反应。通过该反应、也就是通过硅化物化而在扩散区域以及存储栅电极mg各自的上部形成硅化物层s1。然后，通过湿蚀刻等而将即使进行上述热处理也未反应的金属膜除去。
此外，由于控制栅电极cg的上表面由作为覆盖膜的绝缘膜if5覆盖，所以在控制栅电极cg的上部并未形成硅化物层s1。但是，在未形成绝缘膜if5的情况下，在控制栅电极cg的上表面也形成有硅化物层s1。硅化物层s1形成为分别与源极区域sr以及漏极区域dr各自的扩散区域的上表面相接。
接下来，如图19所示，在半导体衬底sb的整个主面上，以将控制栅电极cg、存储栅电极mg以及边壁sw覆盖的方式形成由作为蚀刻阻止膜而发挥功能的衬膜以及氧化硅膜构成的层间绝缘膜il。衬膜例如能够由氮化硅膜构成，例如能够通过cvd法而形成。衬膜能够在后续的工序中形成接触孔时作为蚀刻阻止膜而使用。例如能够利用涂敷法或者cvd法等而形成该氧化硅膜。
在图19中，作为一个层而示出了衬膜以及氧化硅膜，并未示出它们的边界。氧化硅膜的膜厚大于衬膜的膜厚。另外，此处，以比将包含控制栅电极cg在内的栅极叠层的膜厚、和活性区域的半导体衬底sb的主面以及元件隔离区域ei的上表面的高低差(图6所示的距离a)相加所得的距离更大的膜厚来形成层间绝缘膜il。
此时，在两个栅极叠层之间、且在形成于活性区域的漏极区域dr的正上方形成由层间绝缘膜il包围的空隙vd1。另外，在两个栅极叠层之间、且在元件隔离区域ei的正上方形成由层间绝缘膜il包围的空隙vd2。空隙vd1、vd2分别具有在沿着半导体衬底的主面的y方向上延伸的形状。vd1、vd2分别是在相邻的栅极叠层彼此之间因层间绝缘膜il的埋入性较差而产生的埋入不良部。
但是，在相邻的活性区域各自的半导体衬底sb的主面的正上方形成的两个空隙vd1彼此在高度方向上相对于半导体衬底sb的主面位于同样的高度，与此相对，空隙vd2的形成位置低于空隙vd1的形成位置。在此基础上，高度方向上的空隙vd1、vd2各自的形成位置之差均比高度方向上的空隙vd1、vd2的厚度大。
因此，虽然空隙vd1、vd2在俯视时并排形成，但由于空隙vd1、vd2分别形成于不同的高度，因此相互并未连接。这是因为，空隙vd1、vd2相对于将空隙vd1、vd2分别覆盖的层间绝缘膜il的衬底、即空隙vd1、vd2各自的正下方的衬底的面形成在恒定的高度处。此处所说的将空隙vd1覆盖的层间绝缘膜il的衬底是指活性区域的半导体衬底sb的主面，将空隙vd2覆盖的层间绝缘膜il的衬底是指元件隔离区域ei的上表面。
然后，例如利用cmp(chemicalmechanicalpolishing)法而使得层间绝缘膜il的上表面实现平坦化。由此获得图19所示的构造。此外，此处，对在两个活性区域之间的狭小的范围产生的两个空隙vd1和1个空隙vd2进行说明，但还可考虑在俯视时在y方向上交替地形成多个空隙vd1、vd2。在该情况下，空隙vd2也仅形成于元件隔离区域ei的正上方。
空隙vd1、vd2分别在沿着x方向以及z方向的面中具有例如椭圆状的剖面。另外，空隙vd1、vd2分别沿y方向延伸。即，空隙vd1、vd2分别具有圆柱状的立体形状。
接下来，如图20所示，将利用光刻技术在层间绝缘膜il上形成的抗蚀剂膜(未图示)作为蚀刻掩膜而对层间绝缘膜il进行干蚀刻。由此，形成多个将层间绝缘膜il贯穿的接触孔(开口部、贯穿孔)ch。
在各接触孔ch的底部，例如在半导体衬底sb的主面形成的扩散区域的表面上的硅化物层s1的一部分、存储栅电极mg的表面上的硅化物层s1的一部分等露出。此外，各栅电极上以及源极区域sr上的接触孔形成于图20中未示出的区域。在图20中，仅示出了漏极区域dr的正上方的接触孔ch。
此处，形成有接触孔ch的位置在俯视时与形成有空隙vd1的部位的一部分重叠。换言之，从空隙vd1的一部分的正上方形成将层间绝缘膜il贯穿的接触孔ch。即，通过形成接触孔ch而将空隙vd1的一部分除去，空隙vd1的另一部分与接触孔ch的侧壁连接。由此，通过形成接触孔ch而使得空隙vd1的表面露出。
此时，空隙vd2与空隙vd1分离，在俯视时与空隙vd2重叠的位置并未形成接触孔ch，因此，即使形成接触孔ch，空隙vd2也不会露出。即，空隙vd2与接触孔ch不接触。
接下来，如图21所示，在各接触孔ch内，作为连接用的导电体(连接部)而形成主要由钨(w)等构成的导电性的接触插塞cp。为了形成接触插塞cp，例如在包含接触孔ch的内部在内的层间绝缘膜il上形成阻挡导体膜(例如钛膜、氮化钛膜、或者它们的层叠膜)。然后，在该阻挡导体膜上，在将由钨膜等构成的主导体膜形成为完全埋入于各接触孔ch内之后，通过cmp法或者回蚀法等而将接触孔ch的外部的不需要的主导体膜以及阻挡导体膜除去，由此形成接触插塞cp。此外，为了使附图简化，在图21中，一体地示出构成接触插塞cp的阻挡导体膜以及主导体膜(钨膜)。
埋入于接触孔的接触插塞cp形成为与源极区域sr、漏极区域dr、控制栅电极cg或者存储栅电极mg各自的上部连接。即，接触插塞cp经由硅化物层s1而与存储单元mc的源极区域sr以及漏极区域dr各自的上表面连接。另外，接触插塞cp经由硅化物层s1而与存储栅电极mg的上表面连接。但是，在附图中，仅示出了与漏极区域dr连接的接触插塞cp。
此处，在活性区域的半导体衬底sb的正上方，在因与接触孔ch连接而表面露出的空隙vd1内形成有由与构成接触插塞cp的导电部件相同的导电部件构成的金属膜vm1。与此相对，空隙vd2在接触插塞cp的形成工序中并未露出，由层间绝缘膜il将周围完全覆盖，因此在空隙vd2内未形成金属膜。
接下来，如图22所示，在层间绝缘膜il上以及接触插塞cp上形成多个布线m1。此处，例如在层间绝缘膜il上形成其他层间绝缘膜(未图示)之后，形成将该层间绝缘膜贯穿且使得接触插塞cp的上表面露出的布线沟道，接下来，形成埋入于该布线沟道的金属膜，由此能够形成由该金属膜构成的布线m1。布线m1例如由cu(铜)膜构成。
然后，在通过在布线m1上形成多个布线层而形成层叠布线层之后，通过切片工序使半导体晶片实现单片化，由此获得多个半导体芯片。以上述方式制造本实施方式的半导体器件。
＜关于半导体器件的制造方法的效果＞
以下，对本实施方式的半导体器件的制造方法的效果进行说明。
如利用图26说明的那样，当将半导体器件微小化时，在衬底上的图案彼此之间的层间绝缘膜内产生空隙，从而产生如下问题：以夹着该空隙的方式相邻的接触插塞彼此因埋入于空隙内的导电膜而产生短路。
与此相对，若为了不产生空隙而使上述图案彼此分离，则会妨碍半导体器件的微小化。另外，在衬底上形成栅电极的情况下，根据防止栅电极的电阻值升高的观点、或者将栅电极用作注入阻止膜的观点，难以通过抑制栅电极的高度来防止空隙的产生。另外，在分栅型的monos型存储单元中，根据保持存储栅电极的垂直性的观点，难以通过抑制包含控制栅电极在内的栅极叠层的高度来防止空隙的产生。
与此相对，在本实施方式的半导体器件的制造方法中，在利用图11以及图12说明的工序中，使元件隔离区域ei的上表面朝半导体衬底sb的主面的相反侧的背面方向后退，由此，使得元件隔离区域ei的上表面位于比半导体衬底sb的主面低的部位。由此，图13～图19所示的包含控制栅电极cg在内的栅极叠层、存储栅电极mg以及边壁sw的形成位置，比与元件隔离区域ei相邻的活性区域的半导体衬底sb的正上方的栅极叠层、存储栅电极mg以及边壁sw的形成位置低。
另外，在层间绝缘膜il内形成的空隙(参照图19)中的、在元件隔离区域ei的正上方形成的空隙vd2的形成位置，比在元件隔离区域ei的相邻的活性区域的半导体衬底sb的主面的正上方形成的空隙vd1的形成位置低。此处，如图6所示，表示元件隔离区域ei的上表面相对于半导体衬底sb的主面的后退量的距离a比空隙vd1以及空隙vd2各自的厚度(距离)b大，因此，在元件隔离区域ei和活性区域的边界上将沿着包含控制栅电极cg在内的栅极叠层延伸的各空隙截断。
因此，在形成于活性区域的漏极区域dr的正上方形成图20所示的接触孔ch的情况下，接触孔ch能够与空隙vd1连接，但未与位于相邻的漏极区域dr彼此之间的元件隔离区域ei上的空隙vd2连接。因此，即使形成图21所示的两个接触插塞，也不会将导电膜埋入于这些接触插塞彼此之间的空隙vd2内。
因而，能够防止因导电膜埋入于在层间绝缘膜il内形成的空隙内而引起的、接触插塞cp彼此之间产生的短路，因此，能够提高半导体器件的可靠性。另外，不会为了防止空隙的产生而妨碍元件组的微小化，因此，能够实现半导体器件的微小化，由此能够提高半导体器件的性能。
在本实施方式的半导体器件的制造方法中，通过增大元件隔离区域ei的上表面的后退量而能够获得上述效果，因此无需重新准备用于图案化的掩膜，能够抑制制造成本的增大。
＜变形例1＞
如图24所示，作为本实施方式的变形例1，可以使元件隔离区域ei的上表面的一部分后退，并在比半导体衬底sb的主面低的部位的元件隔离区域ei的正上方形成空隙vd2。图24是与图22对应的剖视图，且是表示本实施方式的变形例的半导体器件的制造工序的剖视图。
在该变形例中，抑制了利用图11以及图12说明的工序中的元件隔离区域ei的上表面的后退量，从而使得元件隔离区域ei的最上表面的高度与半导体衬底sb的主面的高度相同、或者高于该主面。并且，利用光刻技术以及干蚀刻法进行使元件隔离区域ei的上表面的一部分后退以便于低于半导体衬底sb的主面的高度的工序。例如能够在利用图10说明的工序和利用图13说明的工序之间、利用图13说明的工序和利用图15说明的工序之间、或者利用图15说明的工序和利用图19说明的工序之间的某个时间进行该蚀刻工序。
在本变形例中，空隙vd1以及金属膜vm1形成为不仅延伸至活性区域的正上方，而且还延伸至元件隔离区域ei的端部的正上方。该元件隔离区域ei的端部是指元件隔离区域ei的上表面位于半导体衬底sb的主面的高度以上的高部位的区域。在这种半导体器件中，元件隔离区域ei的上表面的一部分的位置高于半导体衬底sb的主面的高度，元件隔离区域ei的上表面的另一部分的位置低于半导体衬底sb的主面的高度。
换言之，元件隔离区域ei的上表面具有第一上表面以及第二上表面，在作为元件隔离区域ei的上表面的沟道(凹部)的底面的第一上表面的正上方形成有空隙vd2，该沟道的横向上的元件隔离区域ei的第二上表面的位置高于半导体衬底sb的主面，第一上表面的位置低于半导体衬底sb的主面。
在本变形例中，也能够获得与利用图1～图22说明的半导体器件或者半导体器件的制造方法相同的效果。
＜变形例2＞
图25中示出了本实施方式的变形例2的半导体器件的俯视图。图25是与图2对应的俯视图。
如图25所示，元件隔离区域ei也可以不沿x方向延伸。即，控制栅电极cg以及存储栅电极mg也可以不在元件隔离区域ei的正下方形成元件隔离区域ei。在本变形例中，元件隔离区域ei仅形成于在y方向上相邻的漏极区域dr彼此之间。即，在俯视时，元件隔离区域ei仅形成于在y方向上相邻的接触插塞cp彼此之间，在元件隔离区域ei的正上方形成有空隙vd2。
即，在x方向上夹着元件隔离区域ei的半导体衬底sb的主面各自的正上方形成有栅极叠层。其他构造与利用图1～图7说明的半导体器件相同。此外，在y方向上相邻的漏极区域dr彼此电分离。在monos存储器的动作时，能够对这些漏极区域dr施加互不相同的电压。
像这样，即使在将元件隔离区域ei的形成位置限定于相邻的漏极区域dr的彼此之间的情况下，也能够获得与利用图1～图22说明的半导体器件或者半导体器件的制造方法相同的效果。
以上虽然基于实施方式而对由本发明的发明人完成的发明进行了具体说明，但本发明并不限定于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。