提高耐压范围的MOSFET器件及其制备方法与流程

本发明涉及一种mosfet器件及其制备方法，尤其是一种提高耐压范围的mosfet器件及其制备方法，属于半导体器件的技术领域。

背景技术：

vdmosfet(高压功率mosfet)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在vdmosfet中，提高器件的击穿电压和减小器件的导通电阻是一对矛盾，屏蔽栅mosfet结构采用在沟槽内引入了两个垂直的多晶场版，这不仅使得器件在漂移区内引入了两个新的电场峰值，增大了器件的击穿电压(bv)，而且使得器件垂直漏场板周围形成了一层浓度更大的积累层，降低了导通电阻。由于这种新型器件纵向栅、漏场板之间存在的垂直场板使得影响器件开关速度的栅漏电容值部分转化为器件的栅源电容以及漏源电容.从而使n型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率mosfet导通电阻的理论极限。

屏蔽栅mosfet结构具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。

对于屏蔽栅mosfet结，耐压主要由深槽结构的下面的栅极结构的厚氧柱来承担，但是工艺能力的限制，往往限制了继续往高压/超高压方向的发展。

因此，提供一种屏蔽栅mosfet结构及其制作方法，以进一步提升高压mosfet器件耐压能力实属必要。

技术实现要素：

本发明的目的是克服现有技术中存在的不足，提供一种提高耐压范围的mosfet器件，其结构紧凑，能有效提高耐压范围，与现有工艺兼容，安全可靠。

按照本发明提供的技术方案，所述提高耐压范围的mosfet器件，包括位于半导体基板上的元胞区以及终端保护区，元胞区位于半导体基板的中心区，终端保护区位于元胞区的外圈且终端保护区环绕包围元胞区；所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；元胞区内的有源元胞采用沟槽结构，在元胞沟槽内设置沟槽栅结构；在所述元胞沟槽侧壁外上方设有第二导电类型基区，所述第二导电类型基区位于第一导电类型漂移层内且与相应的元胞沟槽侧壁接触；在相邻元胞沟槽间侧壁外上方的第二导电类型基区内均设置第一导电类型源区，第一导电类型源区与相应元胞沟槽的侧壁接触；

在终端保护区内设置若干终端沟槽，所述终端沟槽位于第一导电类型漂移层内，终端沟槽在第一导电类型漂移层内的深度大于元胞沟槽在第一导电类型漂移层内的深度；终端沟槽内设置终端导电多晶硅，所述终端沟槽导电多晶硅通过终端沟槽绝缘氧化层与终端沟槽的侧壁以及底壁绝缘隔离；邻近元胞区的终端沟槽与邻近终端保护区的元胞沟槽侧壁外上方的第二导电类型基区接触。

所述元胞沟槽内的沟槽栅结构包括屏蔽栅结构，所述屏蔽栅结构包括沟槽内下层多晶硅体以及沟槽内上层多晶硅体，所述沟槽内下层多晶硅体的外圈通过沟槽内下绝缘氧化层与元胞沟槽的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与元胞沟槽的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；

沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触；所述源极金属还与相邻元胞沟槽间侧壁外上方的第二导电类型基区以及位于所述第二导电类型基区内的第一导电类型源区欧姆接触。

所述元胞沟槽的深度为3μm～6μm，终端沟槽绝缘氧化层的厚度与沟槽内下绝缘氧化层的厚度相一致。

在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。

一种提高耐压范围的mosfet器件的制备方法，所述mosfet器件的制备方法包括如下步骤：

步骤1、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；选择性地掩蔽和刻蚀第一导电类型漂移层，以在第一导电类型漂移层内得到所需的元胞沟槽以及终端辅助沟槽；

步骤2、对上述终端辅助沟槽进行再次刻蚀，以得到所需的终端沟槽，所述终端沟槽的深度大于元胞沟槽的深度，且终端沟槽的深度小于第一导电类型漂移层的厚度；

步骤3、对上述元胞沟槽进行所需的沟槽栅准备工艺，以在元胞沟槽内得到所需的沟槽栅结构，且在制备得到沟槽栅结构时，在终端沟槽内得到终端导电多晶硅，所述终端沟槽导电多晶硅通过终端沟槽绝缘氧化层与终端沟槽的侧壁以及底壁绝缘隔离；

步骤4、在上述第一导电类型漂移层的上方进行第二导电类型杂质离子的注入，扩散后在元胞沟槽的两侧形成所需的第二导电类型基区，第二导电类型基区与元胞沟槽接触，邻近元胞区的终端沟槽与邻近终端保护区的元胞沟槽侧壁外上方的第二导电类型基区接触；

步骤5、在上述第一导电类型漂移层上方进行第一导电类型杂质离子的注入，以得到位于相邻元胞沟槽间侧壁外上方的第二导电类型基区内的第一导电类型源区，第一导电类型源区与相应元胞沟槽的侧壁接触；

步骤6、在上述第一导电类型漂移层上方淀积金属层，以得到位于第一导电类型漂移层上方的源极金属与栅极金属，所述源极金属与第一导电类型源区以及所述第一导电类型源区所在的第二导电类型基区欧姆接触，栅极金属与元胞沟槽内的沟槽栅结构电连接。

步骤3中，制备的沟槽栅结构为屏蔽栅结构时，具体工艺过程包括如下步骤：

步骤3-1、在元胞沟槽、终端沟槽内同时设置第一沟槽绝缘氧化层，元胞沟槽内的第一沟槽绝缘氧化层覆盖元胞沟槽的侧壁以及底壁，终端沟槽内的第一沟槽绝缘氧化层覆盖终端沟槽的侧壁以及底壁，且在设置第一沟槽绝缘氧化层后，元胞沟槽内形成第一多晶硅填充孔，终端沟槽内形成终端沟槽多晶硅填充孔；

步骤3-2、在上述第一导电类型漂移层上方进行导电多晶硅淀积，以得到填满第一多晶硅填充孔的元胞多晶硅填充体，以及填满终端沟槽多晶硅填充孔的终端导电多晶硅；与终端导电多晶硅对应的第一沟槽绝缘氧化层形成终端沟槽绝缘氧化层；

步骤3-3、对上述的元胞多晶硅填充体进行刻蚀，以得到位于元胞沟槽内的沟槽内下层多晶硅体以及位于所述沟槽内下层多晶硅体正上方的刻蚀定位孔；

步骤3-4、利用上述刻蚀定位孔对元胞沟槽内上部的第一沟槽绝缘氧化层进行全刻蚀，以得到与沟槽内下层多晶硅体对应的沟槽内下绝缘氧化层以及位于所述沟槽内下层多晶硅体正上方的上部槽体，上部槽体的宽度与元胞沟槽的宽度相一致；

步骤3-5、在上述上部槽体内设置第二沟槽绝缘氧化层，第二沟槽绝缘氧化层覆盖上部槽体的侧壁以及底部，上部槽体内设置第二沟槽绝缘氧化层后形成第二多晶硅填充孔；

步骤3-6、在上述第二多晶硅填充孔内进行导电多晶硅填充，以得到填满第二多晶硅填充孔的沟槽内上层多晶硅体，与沟槽内上层多晶硅体对应的第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层，沟槽内上层多晶硅体通过沟槽内上绝缘氧化层与元胞沟槽的侧壁以及沟槽内下层多晶硅体绝缘隔离；沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；

栅极金属与沟槽内上层多晶硅体欧姆接触，源极金属与沟槽内下层多晶硅体欧姆接触。

在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。

所述半导体基板的材料包括硅，元胞沟槽的深度为3μm～6μm。

所述“第一导电类型”和“第二导电类型”两者中，对于n型功率mosfet器件，第一导电类型指n型，第二导电类型为p型；对于p型功率mosfet器件，第一导电类型与第二导电类型所指的类型与n型半导体器件正好相反。

本发明的优点：元胞区的有源元胞采用沟槽结构，终端保护区内设置若干终端沟槽，终端沟槽的深度大于元胞沟槽的深度，所述终端沟槽导电多晶硅通过终端沟槽绝缘氧化层与终端沟槽的侧壁以及底壁绝缘隔离；邻近元胞区的终端沟槽与邻近终端保护区的元胞沟槽侧壁外上方的第二导电类型基区接触，能有效提高耐压范围，与现有工艺兼容，安全可靠。

附图说明

图1为本发明的结构示意图。

图2～图11为本发明具体实施工艺步骤剖视图，其中

图2为本发明得到元胞沟槽以及终端辅助沟槽后的剖视图。

图3为本发明得到终端沟槽后的剖视图。

图4为本发明得到第一多晶硅填充孔以及终端沟槽多晶硅填充孔后的剖视图。

图5为本发明得到元胞多晶硅填充体以及终端导电多晶硅后的剖视图。

图6为本发明得到刻蚀定位孔后的剖视图。

图7为本发明得到上部槽体后的剖视图。

图8为本发明得到第一多晶硅填充孔后的剖视图。

图9为本发明得到沟槽内上层多晶硅体后的剖视图。

图10为本发明得到n+源区后的剖视图。

图11为本发明得到源极金属、栅极金属后的剖视图。

附图标记说明：201-n+衬底、202-n型辅助层、203-n型漂移层、204-沟槽内下绝缘氧化层、205-沟槽内下层多晶硅体、206-沟槽内上绝缘氧化层、207-沟槽内上层多晶硅体、208-p型基区、209-n+源区、210-源极金属、211-栅极金属、212-元胞沟槽、213-终端沟槽、214-终端沟槽绝缘氧化层、215-终端导电多晶硅、216-终端辅助沟槽、217-第一沟槽绝缘氧化层、218-第一多晶硅填充孔、219-终端沟槽多晶硅填充孔、220-元胞多晶硅填充体、221-刻蚀定位孔、222-上部槽体以及223-第二多晶硅填充孔。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图1和图11所示：为了能有效提高耐压范围，以n型mosfet器件为例，本发明包括位于半导体基板上的元胞区以及终端保护区，元胞区位于半导体基板的中心区，终端保护区位于元胞区的外圈且终端保护区环绕包围元胞区；所述半导体基板包括n+衬底201以及位于所述n+衬底201上方的n型漂移层203；元胞区内的有源元胞采用沟槽结构，在元胞沟槽212内设置沟槽栅结构；在所述元胞沟槽212侧壁外上方设有p型基区208，所述p型基区208位于n型漂移层203内且与相应的元胞沟槽212侧壁接触；在相邻元胞沟槽212间侧壁外上方的p型基区208内均设置n+源区209，n+源区209与相应元胞沟槽212的侧壁接触；

在终端保护区内设置若干终端沟槽213，所述终端沟槽213位于n型漂移层203内，终端沟槽213在n型漂移层203内的深度大于元胞沟槽212在n型漂移层203内的深度；终端沟槽213内设置终端导电多晶硅215，所述终端沟槽导电多晶硅215通过终端沟槽绝缘氧化层214与终端沟槽213的侧壁以及底壁绝缘隔离；邻近元胞区的终端沟槽213与邻近终端保护区的元胞沟槽212侧壁外上方的p型基区208接触。

具体地，半导体基板的材料可以选用硅或其他常用的半导体材料，元胞区位于半导体基板的中心区，终端保护区环绕包围元胞区，元胞区、终端保护区的具体作用以及分布位置与现有功率mosfet器件相一致，此处不再赘述。半导体基板内n+衬底201的掺杂浓度大于n型漂移层203的掺杂浓度，元胞区的有源元胞采用沟槽结构，元胞沟槽213设置于n型漂移层203内。

在每个元胞沟槽212侧壁外上方均设置p型基区208，p型基区208从n型漂移层203上表面垂直向下延伸，p型基区208与元胞沟槽213的外侧壁接触。在相邻元胞沟槽213间侧壁上方的p型基区208内才设置n+源区209，n+源区209与所在p型基区208同时与相应的元胞沟槽213外壁接触。因此，对于邻近终端保护区的元胞沟槽213，所述邻近终端保护区的元胞沟槽213邻近终端保护区的一侧不存在相邻的元胞沟槽213，即邻近终端保护区的元胞沟槽213邻近终端保护区一侧的p型基区208内不存在n+源区209。

终端保护区内设置若干终端沟槽213，终端沟槽213的数量可以根据需要进行选择确定。终端沟槽213位于n型漂移层203内，终端沟槽213的槽口与元胞沟槽的212的槽口位于同一水平面上，终端沟槽213的深度大于元胞沟槽212在n型漂移层203内的深度，且均小于n型漂移层203的厚度。终端沟槽213内设置终端沟槽绝缘氧化层214以及终端导电多晶硅体215，终端导电多晶硅215通过终端沟槽绝缘氧化层214与终端沟槽213的侧壁以及底壁绝缘隔离。邻近元胞区的终端沟槽213与邻近终端保护区的元胞沟槽212侧壁外上方的p型基区208接触，其余终端沟槽213间相互独立，且均不与元胞区存在关联。通过终端保护区内终端沟槽213的深度、终端导电多晶硅215以及终端沟槽绝缘氧化层214的设置能有效提高耐压范围，拓展所得到mosfet器件的应用领域。

终端沟槽213内的终端导电多晶硅214和终端沟槽绝缘氧化层214组成浮空场板作用，终端沟槽213的深度大于元胞沟槽212的深度后，会使分布在终端沟槽绝缘氧化层214内的电势密度减小，从而避免电场集中，提高耐压。一般情况下，耐压越高电场横向耗尽越快，所以需要越多的终端沟槽213。

进一步地，所述元胞沟槽212内的沟槽栅结构包括屏蔽栅结构，所述屏蔽栅结构包括沟槽内下层多晶硅体205以及沟槽内上层多晶硅体207，所述沟槽内下层多晶硅体205的外圈通过沟槽内下绝缘氧化层204与元胞沟槽212的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体207的外圈通过沟槽内上绝缘氧化层206与元胞沟槽212的侧壁以及沟槽内下层多晶硅体205绝缘隔离，沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体205的宽度；

沟槽内上层多晶硅体207与n型漂移层203上方的栅极金属211欧姆接触，沟槽内下层多晶硅体205与n型漂移层203上方的源极金属210欧姆接触；所述源极金属210还与相邻元胞沟槽212间侧壁外上方的p型基区208以及位于所述p型基区208内的n+源区209欧姆接触。

本发明实施例中，元胞沟槽212内的沟槽栅结构可以采用屏蔽栅结构或其他常用的栅极结构形式，当采用屏蔽栅时，包括沟槽内下层多晶硅体205以及沟槽内上层多晶硅体207，沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体205的宽度。源极金属210与n+源区209、n+源区209所在的p型基区208以及沟槽内下层多晶硅体205欧姆接触，利用源极金属210能形成mosfet器件的源电极，栅极金属211与沟槽内上层多晶硅体207欧姆接触，利用栅极金属211能形成mosfet器件的栅电极。元胞区的有源元胞通过源极金属210相互连接成一体。

当然，在具体实施时，源极金属210、栅极金属211与n型漂移层203间还需要设置绝缘介质层，以实现所需的绝缘隔离，具体设置绝缘介质层的结构等为本技术领域人员所熟知，此处不再赘述。

具体实施时，所述元胞沟槽212的深度为3μm～6μm，终端沟槽绝缘氧化层204的厚度与沟槽内下绝缘氧化层204的厚度相一致。在n+衬底201与n型漂移层203间设有n型辅助层202，所述n型辅助层202分别邻接n+衬底201与n型漂移层203，n型辅助层202的厚度为10μm～20μm，通过n型辅助层202能有效提高mosfet器件的截止电场。

如图2～图11所示，上述提高耐压范围的mosfet器件，可以通过下述工艺步骤制备得到，具体地，所述mosfet器件的制备方法包括如下步骤：

步骤1、提供具有n导电类型的半导体基板，所述半导体基板包括n+衬底201以及位于所述n+衬底201上方的n型漂移层203；选择性地掩蔽和刻蚀n型漂移层203，以在n型漂移层203内得到所需的元胞沟槽212以及终端辅助沟槽216；

具体地，半导体基板的材料可以采用硅或其他材料，采用本技术领域常用的技术手段，能同时在n型漂移层203内得到元胞沟槽212以及终端辅助沟槽216，元胞沟槽212、终端辅助沟槽216从n型漂移层203的上表面垂直向下延伸，元胞沟槽212、终端辅助沟槽216的深度相同，如图2所示。具体制备得到元胞沟槽212以及终端辅助沟槽216的过程为本技术领域人员所熟知，此处不再赘述。

此外，在n+衬底201与n型漂移层203间设有n型辅助层202，所述n型辅助层203分别邻接n+衬底201与n型漂移层203，n型辅助层202的厚度为10μm～20μm。

步骤2、对上述终端辅助沟槽216进行再次刻蚀，以得到所需的终端沟槽213，所述终端沟槽213的深度大于元胞沟槽212的深度，且终端沟槽213的深度小于n型漂移层203的厚度；

具体地，采用本技术领域常用的技术手段仅对终端辅助沟槽215进行刻蚀，以得到深度大于元胞沟槽212的终端沟槽213，元胞沟槽的深度为3μm～6μm，如图3所示。

步骤3、对上述元胞沟槽212进行所需的沟槽栅准备工艺，以在元胞沟槽212内得到所需的沟槽栅结构，且在制备得到沟槽栅结构时，在终端沟槽213内得到终端导电多晶硅215，所述终端沟槽导电多晶硅215通过终端沟槽绝缘氧化层214与终端沟槽213的侧壁以及底壁绝缘隔离；

具体地，制备的沟槽栅结构为屏蔽栅结构时，具体工艺过程包括如下步骤：

步骤3-1、在元胞沟槽212、终端沟槽213内同时设置第一沟槽绝缘氧化层217，元胞沟槽212内的第一沟槽绝缘氧化层217覆盖元胞沟槽212的侧壁以及底壁，终端沟槽213内的第一沟槽绝缘氧化层217覆盖终端沟槽的侧壁以及底壁，且在设置第一沟槽绝缘氧化层217后，元胞沟槽212内形成第一多晶硅填充孔218，终端沟槽213内形成终端沟槽多晶硅填充孔219；

如图4所示，第一沟槽绝缘氧化层217可以为二氧化硅层，第一沟槽绝缘氧化层217同时覆盖在元胞沟槽212、终端沟槽213内，第一沟槽绝缘氧化层217的设置方式可以采用热氧化或填充的方式，具体可以根据需要进行选择确定，此处不再赘述。

步骤3-2、在上述n型漂移层203上方进行导电多晶硅淀积，以得到填满第一多晶硅填充孔218的元胞多晶硅填充体220，以及填满终端沟槽多晶硅填充孔219的终端导电多晶硅215；与终端导电多晶硅215对应的第一沟槽绝缘氧化层217形成终端沟槽绝缘氧化层214；

如图5所示，填充于终端沟槽多晶硅填充孔219内的导电多晶硅形成终端导电多晶硅215，在得到终端导电多晶硅215后，终端沟槽213内的第一沟槽绝缘氧化层217形成终端沟槽绝缘氧化层214，终端导电多晶硅215的长度大于元胞多晶硅填充体220的长度。

步骤3-3、对上述的元胞多晶硅填充体220进行刻蚀，以得到位于元胞沟槽212内的沟槽内下层多晶硅体205以及位于所述沟槽内下层多晶硅体205正上方的刻蚀定位孔221；

如图6所示，采用本技术领域常用的技术手段仅对元胞多晶硅填充体220进行刻蚀，以去除元胞多晶硅填充体220的上部，即元胞多晶硅填充体220的下部在元胞沟槽212内形成沟槽内下层多晶硅体205，在去除元胞多晶硅填充体220的上部后，在沟槽内下层多晶硅体205的正上方形成刻蚀定位孔221，刻蚀定位孔221的孔径与沟槽内下层多晶硅体205的外径相一致。

步骤3-4、利用上述刻蚀定位孔221对元胞沟槽212内上部的第一沟槽绝缘氧化层217进行全刻蚀，以得到与沟槽内下层多晶硅体205对应的沟槽内下绝缘氧化层204以及位于所述沟槽内下层多晶硅体205正上方的上部槽体222，上部槽体222的宽度与元胞沟槽212的宽度相一致；

如图7所示，利用刻蚀定位孔221对第一沟槽绝缘氧化层217进行刻蚀时，得到上部槽体222，上部槽体222的高度与刻蚀定位孔221相同，上部槽体222的宽度与元胞沟槽212的宽度相同。在刻蚀元胞沟槽212上部的第一沟槽绝缘氧化层217后，剩余的第一沟槽绝缘氧化层217即为沟槽内下绝缘氧化层204。

步骤3-5、在上述上部槽体222内设置第二沟槽绝缘氧化层224，第二沟槽绝缘氧化层224覆盖上部槽体222的侧壁以及底部，上部槽体222内设置第二沟槽绝缘氧化层224后形成第二多晶硅填充孔223；

如图8所示，利用第二沟槽绝缘氧化层224用于形成沟槽内上绝缘氧化层206，沟槽内上绝缘氧化层206的厚度小于沟槽内下绝缘氧化层204的厚度。设置第二沟槽绝缘氧化层224后，得到第二多晶硅填充孔223。

步骤3-6、在上述第二多晶硅填充孔223内进行导电多晶硅填充，以得到填满第二多晶硅填充孔223的沟槽内上层多晶硅体207，与沟槽内上层多晶硅体207对应的第二沟槽绝缘氧化层224形成沟槽内上绝缘氧化层206，沟槽内上层多晶硅体207通过沟槽内上绝缘氧化层206与元胞沟槽212的侧壁以及沟槽内下层多晶硅体205绝缘隔离；沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体205的宽度；

如图9所示，沟槽内上绝缘氧化层206的厚度与第二沟槽绝缘氧化层224的厚度一致，沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体205的宽度，因此，沟槽内上绝缘氧化层206的厚度小于沟槽内下绝缘氧化层204的厚度。

步骤4、在上述n型漂移层203的上方进行p型杂质离子的注入，扩散后在元胞沟槽212的两侧形成所需的p型基区208，p型基区208与元胞沟槽212接触，邻近元胞区的终端沟槽213与邻近终端保护区的元胞沟槽侧212壁外上方的p型基区208接触；

具体地，采用本技术领域常用的技术手段进行p型杂质离子注入，p型基区208分布于每个元胞沟槽212的两侧；p型基区208从元胞沟槽212的槽口向下延伸，当元胞沟槽212内的沟槽栅采用屏蔽栅结构时，p型基区208位于沟槽内上层多晶硅体207底部的上方。

步骤5、在上述n型漂移层203上方进行n型杂质离子的注入，以得到位于相邻元胞沟槽212间侧壁外上方的p型基区208内的n+源区209，n+源区209与相应元胞沟槽212的侧壁接触；

如图10所示，采用本技术领域常用的技术手段进行n型杂质离子的注入，n+源区209仅分布于相邻元胞沟槽212间侧壁上方的p型基区208内，因此，终端沟槽213与元胞沟槽212之间的p型基区208内不存在n+源区209。

步骤6、在上述n型漂移层203上方淀积金属层，以得到位于n型漂移层203上方的源极金属210与栅极金属211，所述源极金属210与n+源区209以及所述n+源区209所在的p型基区208欧姆接触，栅极金属211与元胞沟槽211内的沟槽栅结构电连接。

如图11所示，采用本技术领域常用的技术手段淀积金属层后制备得到源极金属210以及栅极金属211，当采用屏蔽栅结构时，栅极金属211与沟槽内上层多晶硅体207欧姆接触，源极金属210与沟槽内下层多晶硅体205欧姆接触。具体设置源极金属210、栅极金属的过程以及实现引出等工艺过程均可以采用先用常用工艺方式实现，具体不再赘述。具体实施时，源极金属210与栅极金属间相互隔离，源极金属210、栅极金属与n型漂移层203间可以通过绝缘介质层等绝缘隔离，mosfet器件元胞区内的有源元胞通过源极金属210连接成一体。

此外，还需要在n+衬底201的下表面设置漏极结构，通过所述漏极结构能形成mosfet器件的漏电极，具体形成漏电极的工艺过程以及漏极结构的具体形式均可以选择或参考现有的材料，此处不再赘述。