N型半导体元器件的浅槽隔离结构的处理方法与流程

本发明涉及半导体集成领域，特别是涉及一种n型半导体元器件的浅槽隔离结构的处理方法。

背景技术：

现有的标准cmos集成电路制造技术制造的芯片，由于辐照环境下的cmos集成电路会发生离子辐射问题，cmos集成电路的浅槽隔离填充物会发生电离致电子空穴对生成，高能电子容易越过势垒跑掉而留下额外的正电荷，造成有源区表面反型，浅槽隔离漏电流增加，集成电路失效。目前市场上解决cmos集成电路辐照环境下的离子辐射问题，主要是通过版图设计大量应用无有源区边缘器件设计的方法提高抗辐照能力，从而减少浅槽隔离漏电流。而利用工艺方法提高cmos集成电路辐照环境下的抗辐照能力，从而减少浅槽隔离漏电流还比较少见。

技术实现要素：

基于此，有必要提供一种利用工艺方法提高cmos集成电路辐照环境下的抗辐照能力，从而减少浅槽隔离漏电流的n型半导体元器件的浅槽隔离结构的处理方法。

一种n型半导体元器件的浅槽隔离结构的处理方法，包括：

提供表面设有掩蔽层的衬底；

刻蚀未被所述掩蔽层覆盖的所述衬底形成浅槽；

在所述浅槽周围的衬底表面注入p型杂质；

在所述衬底表面沉积一介电层，所述介电层填满所述浅槽；

平坦化所述介电层，直至暴露出所述掩蔽层。

在其中一个实施例中，所述在所述浅槽周围的衬底表面注入p型杂质的步骤之前还包括：

通过光刻将不适合注入所述p型杂质的区域用注入阻挡结构进行遮盖，所述浅槽完整露出。

在其中一个实施例中，所述光刻使用的掩膜版是通过逻辑运算的方式将所述不适合注入所述p型杂质的区域划分出来，进而得到掩膜版的制图数据。

在其中一个实施例中，所述通过逻辑运算的方式将所述不适合注入所述p型杂质的区域划分出来的步骤，是通过对所述n型半导体元器件的n阱进行逻辑运算将所述不适合注入所述p型杂质的区域划分出来。

在其中一个实施例中，所述在所述浅槽周围的衬底表面注入p型杂质的步骤是采用垂直注入和倾斜注入相结合的方式进行注入。

在其中一个实施例中，所述倾斜注入偏离垂直方向的角度范围为(0°，30°)。

在其中一个实施例中，所述在所述衬底表面沉积一介电层，所述介电层填满所述浅槽的步骤之前还包括：

在所述杂质注入的浅槽表面覆盖一层氧化膜。

在其中一个实施例中，所述衬底为p型衬底，所述方法还包括在衬底上形成p阱的步骤和在所述p阱的上部形成n型源漏区域的步骤。

在其中一个实施例中，所述介电层为二氧化硅层。

在其中一个实施例中，所述二氧化硅层的厚度为

上述n型半导体元器件的浅槽隔离结构的处理方法，通过在浅槽周围的衬底表面注入p型杂质的方法，对于因辐照在邻近浅槽处感生负电荷的衬底，提高了界面反型的阈值电压，能有效减少辐照环境下浅槽隔离结构的漏电流，从而提高cmos集成电路辐照环境下的抗辐照能力。

附图说明

图1是一实施例中n型半导体元器件的浅槽隔离结构的处理方法的流程图；

图2为一实施例中n型半导体元器件的浅槽隔离结构的处理方法的工序示意图；

图3为一实施例中n型半导体元器件的浅槽隔离结构的处理方法的工序示意图；

图4为一实施例中n型半导体元器件的浅槽隔离结构的处理方法的工序示意图；

图5为一实施例中n型半导体元器件的浅槽隔离结构的处理方法的工序示意图；

图6为另一实施例中n型半导体元器件的浅槽隔离结构的处理方法的工序示意图；

图7为另一实施例中n型半导体元器件的浅槽隔离结构的处理方法的工序示意图。

具体实施方式

图1是一实施例中n型半导体元器件的浅槽隔离结构的处理方法的流程图。

在本实施例中，该n型半导体元器件的浅槽隔离结构的处理方法包括：

s100，提供表面设有掩蔽层的衬底。

s200，刻蚀未被掩蔽层覆盖的衬底形成浅槽。

参见图2，掩蔽层覆盖在衬底10表面上，利用掩蔽层定义出浅槽20区域的位置，利用刻蚀工艺形成浅槽20。衬底10的材料一般是硅。在一个实施例中，掩蔽层包括厚度为氧化层11和厚度为氮化硅层12。

s300，在浅槽周围的衬底表面注入p型杂质。

参见图3，在浅槽20周围的衬底10表面注入p型杂质，使浅槽20周围的衬底10表面的p型杂质浓度提升，杂质浓度提升能提高界面反型的阈值电压，从而能在辐照的环境下减少浅槽20隔离结构的漏电流。

在一个实施例中，在浅槽20周围的衬底10表面注入p型杂质是采用垂直注入和倾斜注入相结合的方式进行，此种注入方式可以有效提高注入效率。在其中一个实施例中，倾斜注入偏离垂直方向的角度范围为(0°，30°)，杂质注入的过程中该倾斜注入的角度可在此范围内直接变化，能有效提高浅槽20侧壁的注入效率。

在一个实施例中，衬底10为p型衬底。在其中一个实施例中，p型杂质为b或bf2。

s400，在衬底表面沉积一介电层，介电层填满浅槽。

参见图4，在衬底10表面沉积一介电层50，介电层50填满浅槽20，介电层50具有隔离绝缘的作用。在一个实施例中，介电层50为二氧化硅层，在其中一个实施例中，二氧化硅层的厚度为在其中一个实施例中，沉积二氧化硅层采用hdpcvd(高密度等离子体化学气相沉积)工艺。

在一个实施例中，步骤s400之前还包括在杂质注入的浅槽20表面覆盖一层氧化膜的步骤，在p型杂质注入的浅槽20表面覆盖一层氧化膜，氧化膜的厚度可为该氧化膜的目的在于修补步骤s200形成浅槽20的过程中所造成的衬底10晶格破坏。

s500，平坦化介电层，直至暴露出掩蔽层。

参见图5，利用cmp(chemicalmechanicalpolishing)工艺平坦化介电层50，直至暴露出掩蔽层。

上述n型半导体元器件的浅槽隔离结构的处理方法，包括提供表面设有掩蔽层的衬底10；刻蚀未被掩蔽层覆盖的衬底10形成浅槽20；在浅槽20周围的衬底10表面注入p型杂质；在衬底10表面沉积一介电层50，介电层50填满浅槽20；平坦化介电层50，直至暴露出掩蔽层，通过在浅槽20周围的衬底10表面注入p型杂质的方法，对于因辐照在邻近浅槽10处感生负电荷的衬底10，提高了界面反型的阈值电压，能有效减少辐照环境下浅槽20隔离结构的漏电流，从而提高cmos集成电路辐照环境下的抗辐照能力。。

在一个实施例中，n型半导体元器件为n沟道金属半导体氧化物场效应管(nmosfet)。在另一个实施例中，可以是一个芯片(die)上集成有两种以上的元器件，例如同时集成有nmos和pmos。

在一个实施例中，n型半导体元器件的浅槽隔离结构的处理方法还包括在衬底10上形成p阱的步骤和在该p阱的上部形成n型源漏区域的步骤。

在另一实施例中，n型半导体元器件的浅槽隔离结构的处理方法的步骤包括上述步骤，并且在步骤s200与步骤s300之间还包括通过光刻将不适合注入p型杂质的区域用注入阻挡结构进行遮盖，浅槽完整露出的步骤。

参见图6，将pmos有源区等不适合注入p型杂质的区域进行遮盖，将nmos有源区和浅槽20完整露出。

参见图7，将pmos有源区等不适合注入p型杂质的区域进行遮盖后，在浅槽20周围的衬底10表面注入p型杂质，使浅槽20周围的衬底10表面的p型杂质浓度提升，杂质浓度提升能提高界面反型的阈值电压，从而能在辐照的环境下减少浅槽隔离结构的漏电流。

在其中一个实施例中，对n沟道场效应管包括浅槽20的有源区进行p型杂质注入，两个相邻的n沟道场效应管通过浅槽20隔离后，在辐照环境下，浅槽20里面的填充物会发生电子空穴对生成，由于电子在获得一定激活能的情况下可以越过填充物和硅的势垒跑掉，从而在填充物介质中留下正电荷，多余的正电荷会使邻近的硅表面反型形成漏电通道，造成器件横向和纵向的浅槽20隔离失效。由于浅槽20隔离填充物在辐照环境下主要产生额外的正电荷，引起硅表面感生负电荷，所以隔离失效主要是n沟道场效应管，而对于p沟道场效应管，表面负电荷增加造成沟道势垒升高，p沟道场效应管阈值电压升高，漏电流反而变小。所以，p沟道场效应管所在区域不需要进行此p型杂质注入，不然反而会影响p沟道场效应管的性能。

在一个实施例中，利用光刻胶30进行遮盖，在其中一个实施例中，光刻胶30厚度为

在一个实施例中，光刻使用的掩膜版是通过逻辑运算的方式将不适合注入所述p型杂质的区域划分出来，进而得到掩膜版的制图数据。在其中一个实施例中，通过对n型半导体元器件的n阱进行逻辑运算将不适合注入p型杂质的区域划分出来。由于n阱一般是该n型半导体元器件的必需层次，因此通过已有的n阱层次数据进行逻辑运算，可以提高掩膜版的制图效率。此种通过逻辑运算的方式得到掩膜版的制图数据，操作简单，出错率低。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。