本发明属于功率器件技术领域，涉及绝缘栅双极晶体管(igbt)，具体涉及沟槽栅载流子存储型绝缘栅双极型晶体管(cstbt)。
背景技术：
近年来，随着微电子技术的迅猛发展，社会对于电子电力中最具有优势的功率器件要求不断提高，而作为功率器件代表之一的绝缘栅双极性晶体管拥有的优势被广泛关注。绝缘栅双极型晶体管(igbt)是一种mos场效应和双极型晶体管复合的新型电力电子器件。它既有mosfet易于驱动，控制简单的优点，又有功率晶体管导通压降低，通态电流大，损耗小的优点，已成为现代电力电子电路中的核心电子元器件之一，广泛地应用在诸如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。
自1982年，通用电气公司和美国无线电公司为解决mosfet在高压应用时导通损耗和耐压水平之间的矛盾而提出igbt以来，经过二十几年的发展，相继提出了6代igbt器件的结构，是器件性能稳步提升。这其中，第6代的沟槽栅电荷储存性绝缘栅双极型晶体管(cstbt)由于采用了高掺杂浓度和一定厚度的n型载流子储存结构，是igbt器件靠近发射极一端的载流子浓度得到很大改善，从而提高了n型漂移区的电导调制能力，改善了n型漂移区的载流子浓度分布，进一步可以改善igbt的正向导通压降和关断损耗的折中。然而，对于cstbt器件而言，新增加的高浓度和一定厚度的n型载流子储存层使得器件的击穿电压显著降低。因此，为了有效屏蔽n型载流子储存层对于器件耐压的不利影响，一般采用两种方式：1、增加沟槽的深度，是沟槽栅的深度大于n型载流子储存层的结深；2、缩小元胞宽度，是沟槽栅之间的间距尽可能小；然而这两种方式都会使得器件的栅极-发射极电容(cge)和栅极-集电极电容(cgc)显著增大。大的电容一方面降低了器件的开关速度，增大器件的开关损耗，影响器件的正向导通压降和开关损耗之间的折中特性，另一方面增加了器件的饱和电流密度，使器件的断路工作特性变差。
技术实现要素：
鉴于以上所述现有技术的缺点，本发明的目的是提供一种带有屏蔽栅的载流子储存层igbt器件。
为实现上述发明目的，本发明技术方案如下：
一种带有屏蔽栅的载流子储存层igbt器件，包括从下至上依次层叠设置的集电极金属、第一导电类型半导体集电极p+、第二导电类型半导体电场阻止区fs、第二导电类型半导体漂移区n-drift，第二导电类型半导体漂移区n-drift内部设有沟槽栅结构、第二导电类型半导体载流子储存区cs、第一导电类型半导体基区p-base、第二导电类型半导体发射区n+、第一导电类型半导体发射区p+，第二导电类型半导体漂移区n-drift上方设有发射极金属；所述的沟槽栅结构包括左右两个控制栅和左右两个屏蔽栅且所述的控制栅结构和屏蔽栅结构沿垂直方向贯穿第二导电类型半导体载流子储存区cs，左右两个控制栅位于左右两个屏蔽栅之间，所述第一导电类型半导体基区p-base位于第二导电类型半导体载流子储存区cs上表面，第二导电类半导体型发射区n+和第一导电类型半导体发射区p+位于第一导电类型半导体基区p-base上表面；第一导电类型半导体发射区p+位于左右两个第二导电类半导体型发射区n+之间，第一导电类型半导体发射区p+和第二导电类型半导体发射区n+的上表面与发射极金属连接；所述的控制栅包括控制栅介质和控制栅多晶硅，所述的屏蔽栅包括屏蔽栅介质和屏蔽栅多晶硅，所述的发射极金属的底部与沟槽栅结构顶部之间有介质层；器件工作时，控制栅用来控制器件开启接高电位，屏蔽栅用来降低器件电容，不接电位。
作为优选方式，控制栅介质和屏蔽栅介质的厚度相同。
作为优选方式，屏蔽栅和控制栅的深度比第二导电类型半导体载流子储存层cs结深更深。
作为优选方式，屏蔽栅的深度和控制栅的深度相同。
作为优选方式，屏蔽栅的深度比控制栅的深度深。
作为优选方式，第一导电类型半导体为p型半导体，第二导电类型半导体为n型半导体；或者第一导电类型半导体为n型半导体，第二导电类型半导体为p型半导体。
作为优选方式，第一导电类型半导体或者第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。
作为优选方式，第一导电类型半导体基区p-base的工艺过程采用多次外延、多次扩散或者多次离子注入。
作为优选方式，第一导电类型半导体基区p-base的掺杂方式为渐变掺杂。
作为优选方式，第二导电类型半导体载流子储存区cs的掺杂方式为渐变掺杂。
本发明的有益效果在于：本发明在保持器件元胞宽度一定的情况下，通过在原有槽栅的两侧增加一个浮空屏蔽栅来减小沟槽栅之间的距离的同时减小器件的栅极-发射极电容和栅极-集电极电容，提高器件的开关速度，减小开关损耗，同时减小器件的饱和电流密度从而改善短路工作区并提高器件耐压。本发明的制作方法与传统cstbt的工艺步骤兼容，不需要额外添加工艺步骤。本发明通过合理调整载流子储存区的浓度厚度以及屏蔽栅之间的距离可以保证在击穿电压与传统的载流子储存沟槽双极晶体管相同级别耐压的情况下降低器件的栅极-集电极电容(cgc)和栅极-发射极电容(cge)，从而达到提高开关速度的效果。
附图说明
图1是传统载流子储存层沟槽双极型晶体管(cstbt)的剖面结构示意图；
图2是本发明实施例1提供的一种带有屏蔽栅的载流子储存层的igbt器件的剖面结构示意图；
图3是本发明实施例1的栅极-集电极电容(cgc)仿真结果，从仿真结果中可以看出，实施例1中新添加的屏蔽栅降低了栅极-集电极电容(cgc)，从而可以提高器件的开关速度，降低器件的开关功耗。
图4本发明实施例1的发射极-集电极电容(cge)仿真结果，从仿真结果中可以看出，实施例1中新添加的屏蔽栅降低了发射极-集电极电容(cge)，进一步可以提高器件的开关速度，降低器件的开关功耗。
图5是本发明实施例2提供一种带有屏蔽栅的载流子储存层的igbt的剖面结构示意图；
其中，1为发射极金属，2为介质层，3为集电极金属，4为控制栅，5为屏蔽栅；41为控制栅介质，42为控制栅多晶硅，51为屏蔽栅介质，52为屏蔽栅多晶硅。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图2所示，一种带有屏蔽栅的载流子储存层igbt器件，包括从下至上依次层叠设置的集电极金属3、第一导电类型半导体集电极p+、第二导电类型半导体电场阻止区fs、第二导电类型半导体漂移区n-drift，第二导电类型半导体漂移区n-drift内部设有沟槽栅结构、第二导电类型半导体载流子储存区cs、第一导电类型半导体基区p-base、第二导电类型半导体发射区n+、第一导电类型半导体发射区p+，第二导电类型半导体漂移区n-drift上方设有发射极金属1；所述的沟槽栅结构包括左右两个控制栅4和左右两个屏蔽栅5且所述的控制栅结构4和屏蔽栅结构5沿垂直方向贯穿第二导电类型半导体载流子储存区cs，左右两个控制栅4位于左右两个屏蔽栅5之间，所述第一导电类型半导体基区p-base位于第二导电类型半导体载流子储存区cs上表面，第二导电类半导体型发射区n+和第一导电类型半导体发射区p+位于第一导电类型半导体基区p-base上表面；第一导电类型半导体发射区p+位于左右两个第二导电类半导体型发射区n+之间，第一导电类型半导体发射区p+和第二导电类型半导体发射区n+的上表面与发射极金属1连接；所述的控制栅4包括控制栅介质41和控制栅多晶硅42，所述的屏蔽栅5包括屏蔽栅介质51和屏蔽栅多晶硅52，所述的发射极金属1的底部与沟槽栅结构顶部之间有介质层2；器件工作时，控制栅4用来控制器件开启接高电位，屏蔽栅5用来降低器件电容，不接电位。
具体的，控制栅介质41和屏蔽栅介质51的厚度相同。屏蔽栅5和控制栅4的深度比第二导电类型半导体载流子储存层cs结深更深。
屏蔽栅5的深度和控制栅4的深度相同。
第一导电类型半导体或者第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。
第一导电类型半导体基区p-base的工艺过程采用多次外延、多次扩散或者多次离子注入。
第一导电类型半导体基区p-base的掺杂方式为渐变掺杂。
第二导电类型半导体载流子储存区cs的掺杂方式为渐变掺杂。
本发明的要旨在于提供一种带有屏蔽栅的载流子储存层槽栅双极型晶体管(cstbt)，基于上述技术方案，当第一导电半导体类型为p型半导体而第二导电类型半导体类型为n型半导体时，本发明提供的器件为n沟道cstbt器件；当第一导电类型半导体为n型半导体时而第二导电类型半导体为p型半导体时，本发明提供的器件为p沟道cstbt器件。下面具体以n沟道igbt器件为例对本发明的原理及特性进行详细说明：
如图1所示，传统的cstbt由于新增加的高浓度和一定厚度的n型载流子储存层使得器件的击穿电压显著降低。因此，为了有效屏蔽n型载流子储存层对于器件耐压的不利影响，一般采用两种方式：1、增加沟槽的深度，使沟槽栅的深度大于n型载流子储存层的结深；2、缩小元胞宽度，是沟槽栅之间的间距尽可能小；而这两种方案的负面影响是器件的栅极-发射极电容(cge)和栅极-集电极电容(cgc)显著增大。而本发明为降低cstbt的栅极-发射极电容(cge)和栅极-集电极电容(cgc)，在传统cstbt的槽栅的两侧增加一个浮空的屏蔽栅电极，使传统控制栅的间距缩小的同时又可以降低栅电极与发射极和集电极的有效接触面积，从而达到降低栅极-发射极电容(cge)和栅极-集电极电容(cgc)的效果。
图3是本发明实施例1的栅极-集电极电容(cgc)仿真结果，从仿真结果中可以看出，实施例1中新添加的屏蔽栅降低了栅极-集电极电容(cgc)，从而可以提高器件的开关速度，降低器件的开关功耗。
图4本发明实施例1的发射极-集电极电容(cge)仿真结果，从仿真结果中可以看出，实施例1中新添加的屏蔽栅降低了发射极-集电极电容(cge)，进一步可以提高器件的开关速度，降低器件的开关功耗。
实施例2
如图5所示，本实施例的一种带有屏蔽栅的载流子储存层igbt器件，与实施例1的区别在于：屏蔽栅5的深度比控制栅4的深度更深。使得屏蔽栅对于降低栅极-发射极电容(cge)和栅极-集电极电容(cgc)的效果更好。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。