硅通孔互连结构及其形成方法与流程

本发明涉及半导体封装技术，尤其涉及一种硅通孔互连结构及其形成方法。

背景技术：

随着半导体技术的不断发展，半导体器件的特征尺寸变得越来越小，因此，在二维的封装结构中，继续增加半导体器件的数量变得越来越困难。

一种有效提高芯片集成度的方法包括：三维封装。目前三维封装包括基于金线键合的芯片堆叠(diestacking)、封装堆叠(packagestacking)和基于硅通孔(throughsiliconvia，tsv)的三维堆叠。其中，基于硅通道的三维堆叠技术具有以下三个优点：高密度集成；大幅地缩短电互连的长度，从而能够很好地解决出现在二维系统级芯片技术中的信号延迟等问题；利用硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、mems等)集成在一起来实现封装芯片的多功能。因此，所述利用硅通道互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。

然而，所述硅通孔互连结构的电阻较大。

技术实现要素：

本发明解决的技术问题是提供一种硅通孔互连结构及其形成方法，以降低硅通孔互连结构的电阻。

为解决上述技术问题，本发明实施例提供一种硅通孔互连结构的形成方法，包括：提供基底，所述基底包括第一面；在部分所述基底第一面表面形成第一电连接层，所述第一电连接层的电阻小于多晶硅的电阻；在部分所述第一电连接层表面形成第一插塞；形成所述第一插塞之后，形成贯穿所述基底的通孔，所述通孔底部暴露出第一电连接层；在所述通孔内形成第二插塞。

可选的，第一电连接层的形成步骤包括：在所述基底第一面表面形成第一电连接膜，所述第一电连接膜上具有第一掩膜层，所述第一掩膜层暴露出部分第一电连接膜；以所述第一掩膜层为掩膜，刻蚀所述第一电连接膜，直至暴露出基底第一面，形成第一电连接层。

可选的，所述第一电连接膜的材料为硅化钨或者金属。

可选的，所述第一电连接膜的形成工艺包括：化学气相沉积工艺或物理气相沉积工艺。

可选的，所述第一电连接层的厚度为：50纳米～150纳米。

可选的，形成所述第一插塞之后，所述形成方法还包括：在所述第一插塞表面形成互连结构，所述互连结构域第一插塞接触。

本发明还提供一种硅通道互连结构，包括：基底，所述基底包括第一面；位于部分基底第一面表面的第一电连接层，所述第一电连接层的电阻小于多晶硅的电阻；位于部分所述第一电连接层表面的第一插塞，所述第一插塞与第一电连接层接触；贯穿所述基底的通孔，所述通孔底部暴露出第一电连接层；位于所述通孔内的第二插塞。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的硅通孔互连结构的形成方法中，在所述基底第一面形成第一电连接层，所述第一电连接层用于实现第一插塞与第二插塞的电学连接。由于所述第一电连接层的电阻小于多晶硅的电阻，使得第一插塞和第二插塞之间的电阻较小，因此，有利于降低硅通道互连结构的能耗。

附图说明

图1是一种硅通孔互连结构的结构示意图；

图2至图11是本发明硅通孔互连结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

正如背景技术所述，所述硅通孔互连结构的电阻较高。

图1是一种硅通孔互连结构的结构示意图。

请参考图1，基底100，所述基底100包括第一区a和第二区b，所述基底100具有第一面1；位于所述第一区a第一面1的电连接层101；位于部分所述电连接层101表面的第一插塞102，；贯穿所述基底100的通孔(图中未标出)，所述通孔底部暴露出电连接层101；位于所述通孔内的第二插塞103。

上述硅通孔互连结构中，所述电连接层101用于实现第二插塞103与第一插塞102之间的电连接。而所述第二区b基底100上还具有栅极层(图中未示出)，所述栅极层的材料包括多晶硅。由于所述栅极层和电连接层同时形成，因此，所述电连接层的材料包括多晶硅。然而，多晶硅的电阻较大，使得第一插塞102和第二插塞103之间的电阻较大，则所述硅通道互连结构的能耗较大。

为解决所述技术问题，本发明提供了一种硅通孔互连结构的形成方法，包括：在部分所述基底第一面形成第一电连接层，所述第一电连接层的电阻小于多晶硅的电阻；在部分所述第一点连接层表面形成第一插塞；形成第一插塞之后，形成贯穿所述基底的通孔，所述通孔底部暴露出第一电连接层；在所述通孔内形成第二插塞。所述方法能够降低硅通孔互连结构的电阻。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图11是本发明硅通孔互连结构的形成方法一实施例各步骤的结构示意图。

请参考图2，提供基底200，所述基底200包括第一面11。

在本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料包括：锗、硅锗、碳化硅或者氮化镓。

所述基底200的表面形成若干半导体器件(未图示)，如：mos晶体管、电阻、电容、存储器。

所述基底200第一面11的表面用于后续形成第一电连接层。

所述基底200还包括第二面12，所述第二面12表面用于后续形成材料层。

所述基底200包括第一区ⅰ和第二区ⅱ，所述第一区ⅰ用于后续形成硅通孔互连结构，所述第二区ⅱ用于形成半导体器件，所述半导体器件包括栅极层。

所述基底200内还具有隔离结构201，所述隔离结构201用于实现半导体不同器件之间的电隔离。相邻的隔离结构201用于定义后续通孔的位置，防止通孔打偏。并且，即使所述通孔打偏，所述隔离结构201用于实现硅通孔互连结构与其他半导体器件之间的电隔离。

所述隔离结构201的材料包括：氧化硅。

请参考图3，在所述第一区ⅰ基底200第一面11表面形成第二电连接层202；在所述第二电连接层202表面形成第一电连接层203，所述第一电连接层203的电阻小于第二电连接层202的电阻。

在本实施例中，所述第二区ⅱ基底200上具有栅极层，所述栅极层和第二电连接层202同时形成，因此，所述第二电连接层202的材料包括多晶硅。

所述第一电连接层203的形成步骤包括：在所述基底200第一面11和第二电连接层202表面形成第一电连接膜，所述第一电连接膜上具有第一掩膜层(图中未示出)，所述第一掩膜层的顶部暴露出第二区ⅱ第一电连接膜的表面；以所述第一掩膜层为掩膜，刻蚀所述第一电连接膜，直至暴露出基底200第一面11表面，形成第一电连接层203。

在本实施例中，所述第一电连接膜的材料为硅化钨，相应的，第一电连接层203的材料为硅化钨。在其他实施例中，所述第一电连接膜的材料包括金属，相应的，第一电连接层的材料为金属。

所述第一电连接膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

所述第一掩膜层的材料包括：氧化硅、氮化硅、光刻胶或金属材料，其中，金属材料包括：tin、tan或wn。所述第一掩膜层用于作为第二电连接层202和第一电连接层203的掩膜。

后续位于通孔内的第二插塞贯穿第二电连接层202，且暴露出第一电连接层203，因此，所述第一电连接层203用于实现第二插塞与后续第一插塞的电学连接。

在其他实施例中，仅形成第一电连接层，所述第一电连接层用于实现第二插塞与第一插塞之间的电学连接。

所述第一电连接层203的电阻小于第二电连接层202的电阻，则第二插塞与第一插塞之间的电阻较小，有利于降低半导体器件的能耗。

所述第一电连接层203的厚度为：50纳米～150纳米，选择所述第一电连接层203的厚度的意义在于：若所述第一电连接层203的厚度小于50纳米，使得后续形成通孔时易使第一电连接层203刻穿，不利于提高硅通孔互连结构的性能；所述第一电连接层203用于实现第二插塞与后续第一插塞的电学连接，若所述第一电连接层203的厚度大于150纳米，使得第二插塞与第一插塞之间的电阻较大，则半导体器件的能耗较大。

形成所述第二电连接层202和第一电连接层203之后，还包括：去除第一掩膜层。

去除第一掩膜层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图4，在所述第一电连接层203以及基底200第一面11表面形成第一介质膜204。

所述第一介质膜204的材料包括：氧化硅或者氮氧化硅。所述第一介质膜204的形成工艺包括：化学气相沉积工艺。

所述第一介质膜204用于后续形成第一介质层。

请参考图5，去除部分第一介质膜204(如图4所示)，形成第一介质层205，所述第一介质层205内具有金属连接孔206，所述金属连接孔206底部暴露出第一电连接层203。

去除部分第一介质膜204的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一介质层205的材料包括：氧化硅或者氮氧化硅。

所述金属连接孔206用于后续容纳第一插塞。

所述金属连接孔206底部暴露出第一电连接层203，有利于后续在金属连接孔206内形成的第一插塞与第一电连接层203实现电连接。

请参考图6，在所述金属连接孔206(见图5)内形成第一插塞207。

所述第一插塞207的形成步骤包括：在所述第一介质层205和金属连接孔206内形成第一插塞材料膜；平坦化所述第一插塞材料膜，直至暴露出第一介质层205的顶部表面，形成所述第一插塞207。

所述第一插塞材料膜的材料为金属。相应的，所述第一插塞207的材料为金属。

在本实施例中，所述第一插塞材料膜的材料为钨，相应的，第一插塞207的材料为钨。

在其他实施例中，所述第一插塞材料膜的材料包括：铜或者铝，相应的，第一插塞的材料包括：铜或者铝。

平坦化所述第一插塞材料膜的工艺包括：化学机械研磨工艺。

所述金属连接孔206底部暴露出第一电连接层203，所述第一插塞207位于金属连接孔206内，因此，所述第一插塞207与第一电连接层203接触，即：所述第一插塞207与第一电连接层203之间实现电连接。

请参考图7，在所述第一介质层205和第一插塞207上形成第二介质膜208。

所述第二介质膜208的材料包括：氧化硅或者氮氧化硅。所述第二介质膜208的形成工艺包括：化学气相沉积工艺。

所述第二介质膜208用于后续形成第二介质层。

请参考图8，去除部分第二介质膜208(如图7所示)，形成第二介质层209，所述第二介质层209内具有互连开口(图中未标出)，所述互连开口的底部暴露出第一插塞207的顶部；在所述互连开口内形成互连结构210。

去除部分第二介质膜208的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第二介质层209的材料包括：氧化硅或者氮氧化硅。

所述互连开口用于容纳互连结构210。

所述互连结构210的形成步骤包括：在所述第二介质层209上、以及互连结构内形成互连材料层；平坦化所述互连材料层，直至暴露出第二介质层209，在所述互连开口内形成所述互连结构210。

所述互连结构层的材料为金属，相应的，互连结构210的材料为金属。

在本实施例中，所述互连结构层的材料为铜，相应的，互连结构210的材料为铜。在其他实施例中，所述互连结构层的材料包括：铝，相应的，互连结构的材料包括铝。

所述互连材料层的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

平坦化所述互连材料层的工艺包括：化学机械研磨工艺。

所述互连结构210与第一插塞207接触，所述第一插塞207与第一电连接层203接触，则互连结构210、第一插塞207和第一电连接层203之间实现电学连接。

请参考图9，在所述基底200的第二面12表面形成材料膜211。

在本实施例中，所述材料膜211包括：位于基底200第二面12表面的抗反射层212、位于抗反射层212表面的停止层213、以及位于停止层213表面的第三介质膜214。

所述抗反射层212的材料为高k介质材料。所述抗反射层212的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。所述抗反射层212用于后续形成通孔时防止光的反射和散射。

所述停止层213的材料包括：氮化硅。所述停止层213用于后续工艺在第三介质膜214内形成开口的停止层。

所述第三介质膜214的材料包括：氧化硅或者氮氧化硅。所述第三介质膜214的形成工艺包括：化学气相沉积工艺。所述第三介质膜214用于作为后续工艺的绝缘层。

所述材料膜211用于后续形成材料层。

请参考图10，去除部分所述材料膜211(如图9所示)，形成材料层215，所述材料层215内具有初始通孔(图中未标出)，所述初始通孔的底部暴露出第二电连接层202；去除初始通孔底部的第二电连接层202，暴露出第一电连接层203，在所述材料层215、基底200和第二电连接层202内形成通孔260；在所述通孔260侧壁形成绝缘层250。

去除部分所述材料膜211的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除初始通孔260底部的第二电连接层202的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述初始通孔用于后续形成通孔260。

在本实施例中，所述通孔260位于材料层215、基底200和第二电连接层202内。在其他实施例中，所述通孔仅仅贯穿基底，所述通孔底部暴露出第一电连接层。

所述通孔260用于后续容纳第二插塞。

在本实施例中，所述通孔260位于相邻隔离结构201之间。在其他实施例中，所述通孔不位于相邻隔离结构之间。

在本实施例中，所述隔离结构201用于定位通孔260的位置，防止通孔260打偏。并且，即使通孔260打偏，所述通孔260侧壁具有隔离结构201，所述隔离结构201用于实现半导体不同器件之间的电隔离。

所述绝缘层250的形成步骤包括：在所述通孔260的侧壁和底部、以及材料层215表面形成绝缘材料膜；去除材料层215表面和通孔260底部的绝缘材料膜，在所述通孔侧壁形成绝缘层250。

所述绝缘材料膜的材料包括氮化硅，相应的，所述绝缘层250的材料包括氮化硅。

所述绝缘材料膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

去除材料层215表面和通孔260底部的绝缘材料膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除通孔260底部的绝缘材料膜的意义在于：使得后续位于通孔260内的第二插塞与第一电连接层203实现电连接。

所述绝缘层250用于实现后续位于通孔260内的第二插塞与其他半导体器件之间的电隔离。

请参考图11，在所述通孔260(见图10)内形成第二插塞216。

所述第二插塞216的形成步骤包括：在所述材料层215和通孔260内形成第二插塞材料膜；平坦化所述第二插塞材料膜，直至暴露出材料层215的顶部表面，在所述通孔260内形成所述第二插塞216。

所述第二插塞材料膜的材料为金属。相应的，所述第二插塞216的材料为金属。

在本实施例中，所述第二插塞材料膜的材料为钨，相应的，第二插塞216的材料为钨。

在其他实施例中，所述第二插塞材料膜的材料包括：铜或者铝，相应的，第二插塞的材料包括：铜或者铝。

平坦化所述第二插塞材料膜的工艺包括：化学机械研磨工艺。

由于所述通孔260底部暴露出第一电连接层203，所述第一插塞216位于通孔260内，因此，所述第二插塞216与第一电连接层203接触。而所述第一电连接层203与第一插塞207和互连结构210电学连接，因此，第二插塞216通过第一电连接层203与第一插塞207和互连结构210实现电学连接。由于第一电连接层203的电阻较小，使得所述方法形成的硅通道互连结构的能耗较低。

相应的，本发明实施例还提供一种用上述方法所形成的半导体结构，请参考图11，包括：

基底200，所述基底200包括第一面11；

位于部分所述基底200第一面11表面的第一电连接层203，所述第一电连接层的电阻小于多晶硅的电阻；

位于部分所述第一电连接层表面的第一插塞207，所述第一插塞207与第一电连接层203接触；

贯穿基底200的通孔260(见图10)，所述通孔260(见图10)底部暴露出第一电连接层203；

位于所述通孔260(见图10)内的第二插塞216。

所述第一电连接层203的材料为金属或者硅化钨。

所述第一电连接层203的厚度为：50纳米～150纳米。

所述硅通孔互连结构还包括：位于第一插塞表面的互连结构，所述互连结构与第一插塞接触。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。