本发明的实施例针对用于测试半导体器件的方法和用于测试的结构。具体地，本发明针对半导体衬底上的测试器件。
背景技术：
在半导体器件制造期间，半导体器件上的部件的不正确对准可能导致短路和较差的器件良率。半导体晶圆上的器件部件的对准的测试是期望的，以避免对缺陷器件实施额外的处理步骤。
技术实现要素：
本发明的实施例提供了一种用于测试邻近的半导体器件之间的桥接的方法，包括：在半导体衬底上形成图案化的扩散区域；在所述扩散区域上方形成第一导电层，其中，将所述第一导电层图案化成与所述图案化的扩散区域相同的图案；在所述第一导电层上方形成在第一方向上延伸的第二导电层；图案化所述第二导电层以在所述第二导电层的中心区域中形成在所述第一方向上延伸的开口以暴露所述第一导电层的部分；去除所述第一导电层的暴露部分以暴露所述扩散区域的部分；在所述扩散区域的暴露部分上方形成源极/漏极区域；在所述源极/漏极区域上方形成介电层；在所述介电层上方形成第三导电层；去除所述第二导电层的沿着所述第一方向的相对端部以暴露所述第一导电层的相对的第一端部和第二端部；以及测量所述第一导电层的所述相对的第一端部和第二端部之间的所述第一导电层两端的电阻。
本发明的另一实施例提供了一种用于控制非易失性存储器半导体器件制造工艺的方法，包括：形成包括多个存储器单元结构的测试图案，其中，所述多个存储器单元结构的至少一个偏移给定单位距离；测量所述多个存储器单元结构的每个的第一导电层两端的电阻；基于测量的电阻来指定所述多个存储器单元结构中具有电连续性的存储器单元结构；以及基于指定所述多个存储器单元结构中具有电连续性的存储器单元结构的结果，确定半导体器件制造工艺是否超过建立的公差。
本发明的又一实施例提供了一种半导体测试结构，包括：图案化的扩散区域，位于半导体衬底上；第一导电层，形成在所述扩散区域上方；第二导电层，在所述第一导电层上方在第一方向上延伸，其中，所述第二导电层具有在所述第二导电层的中心区域中沿着所述第一方向延伸的开口，并且所述开口穿过所述第一导电层的部分延伸至所述扩散区域，其中，所述第一导电层沿着所述第一方向延伸超出所述第二导电层的相对端；接触件，形成在超出所述第二导电层的所述第一导电层的相对端中；源极/漏极区域，形成在所述开口中的所述扩散区域上方；以及介电层，形成在所述源极/漏极区域上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据本发明的实施例的具有正常控制栅极重叠的半导体器件测试结构。图1A是平面图并且图1B是根据图1A的线A-A的截面图。
图2A和图2B示出了根据本发明的实施例的具有异常控制栅极重叠的半导体器件测试结构。图2A是平面图并且图2B是根据图2A的线B-B的截面图。
图3A、图3B、图3C、图3D和图3E示出了根据本发明的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图3A是平面图，并且图3B、图3C、图3D和图3E是分别根据图3A的线C-C、D-D、E-E和F-F的截面图。
图4A、图4B、图4C、图4D和图4E示出了根据本发明的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图4A是平面图，并且图4B、图4C、图4D和图4E是分别根据图4A的线G-G、H-H、I-I和J-J的截面图。
图5A、图5B、图5C、图5D和图5E示出了根据本发明的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图5A是平面图，并且图5B、图5C、图5D和图5E是分别根据图5A的线K-K、L-L、M-M和N-N的截面图。
图6A、图6B、图6C和图6D示出了根据本发明的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图6A是平面图，并且图6B、图6C和图6D是分别根据图6A的线O-O、P-P和Q-Q的截面图。
图7A、图7B、图7C和图7D示出了根据本发明的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图7A是平面图，并且图7B、图7C和图7D是分别根据图7A的线R-R、S-S和T-T的截面图。
图8A、图8B、图8C和图8D示出了根据本发明的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图8A是平面图，并且图8B、图8C和图8D是分别根据图8A的线U-U、V-V和W-W的截面图。
图9A、图9B、图9C和图9D示出了根据本发明的实施例的用于具有正常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图9A是平面图，并且图9B、图9C和图9D是分别根据图9A的线AA-AA、AB-AB和AC-AC的截面图。
图10A和图10B示出了根据另一实施例的具有正常控制栅极重叠的半导体器件测试结构。图10A是平面图，并且图10B是根据图10A的线AR-AR的截面图。
图11是根据本发明的实施例的示出用于测试邻近的半导体器件之间的桥接的方法的流程图。
图12A、图12B、图12C、图12D和图12E示出了根据本发明的实施例的用于具有异常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图12A是平面图，并且图12B、图12C、图12D和图12E是分别根据图12A的线AD-AD、AE-AE、AF-AF和AG-AG的截面图。
图13A、图13B、图13C和图13D示出了根据本发明的实施例的用于具有异常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图13A是平面图，并且图13B、图13C和图13D是分别根据图13A的线AH-AH、AI-AI和AJ-AJ的截面图。
图14A、图14B、图14C和图14D示出了根据本发明的实施例的用于具有异常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图14A是平面图，并且图14B、图14C和图14D是分别根据图14A的线AK-AK、AL-AL和AM-AM的截面图。
图15A、图15B、图15C和图15D示出了根据本发明的实施例的用于具有异常控制栅极重叠的半导体器件测试结构的顺序制造操作的阶段。图15A是平面图，并且图15B、图15C和图15D是分别根据图15A的线AN-AN、AO-AO和AP-AP的截面图。
图16A、图16B和图16C示出了邻近的半导体器件之间的桥接。图16A和图16B是平面图，并且图16C是根据图16B中的线AQ-AQ的截面图。
图17A和图17B示出了控制栅极重叠对准偏移不同的量。
图18是根据本发明的实施例的用于控制非易失性存储器半导体器件制造工艺的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但是可能依赖于工艺条件和/或器件多需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清除的目的，各个部件可以以不同比例任意地绘制。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可以意味着“包括”或“由...组成”。
在半导体器件的制造中，在诸如半导体晶圆的衬底上形成多个导电层和绝缘层。半导体器件的制造期间的层的未对准可能导致短路和器件故障。本发明提供了用于在器件制造期间检查半导体器件中的层的对准的方法和测试结构。
图1A和图1B示出了根据本发明的实施例的具有正常控制栅极重叠的半导体器件测试结构。在本发明中，非易失性闪存(NVM)单元将作为示例，然而，本发明不限于非易失性存储器单元。图1A是平面图，并且图1B是根据图1A的线A-A的截面图。在本实施例中，控制栅极22的重叠是正常的(控制栅极在浮置栅极14上方正确地对准)。当重叠正常时，在浮置栅极14的相对端处形成的阳极42和阴极44之间不存在电连续性。因此，阳极和阴极之间的电阻测量将测量非常高的电阻(即-基本无穷大的电阻)。表明浮置栅极14的两端没有电接触，如图1B所示，图1B示出了不连续的电流路径46。
如图1A和图1B所示，形成非易失性存储器单元(NVM)测试结构，非易失性存储器单元(NVM)测试结构包括浮置栅极14、控制栅极22、形成在控制栅极22的相对主侧上的选择栅极32以及形成在氧化物层28(位于控制栅极22的开口中)上方的擦除栅极34。浮置栅极14包括具有形成在其中的接触件40的相对端部，以用于测量浮置栅极14两端的电阻。第一绝缘侧壁25和第二绝缘侧壁26将控制栅极22与擦除栅极34和选择栅极32分隔开。浮置栅极14形成在扩散区域12(形成在衬底10中)上方并且通过第一绝缘层18与扩散区域12分隔开。扩散区域12由形成在衬底10中的隔离绝缘层16限定。第二绝缘层24将浮置栅极14与控制栅极22分隔开。在扩散区域12中形成源极/漏极区域30，并且在源极/漏极区域30上面形成氧化物层28。在一些实施例中，源极/漏极区域30是NVM结构的共同源极。接触件40形成在浮置栅极的相对端中以形成阳极42和阴极44。在本发明中使用源极/漏极区域来指定源极区域或者漏极区域。
图2A和图2B示出了根据本发明的实施例的具有异常控制栅极重叠的半导体器件测试结构。图2A与图1A类似，除了控制栅极22中的开口相对于浮置栅极14在Y方向上偏移之外。图2A是平面图，并且图2B是根据图2A的线B-B的截面图。在该实施例中，控制栅极重叠是异常的。当控制栅极层22和浮置栅极层14的对准超过可允许的重叠裕度时，发生异常重叠。当重叠异常时，在浮置栅极层14的邻近的端部之间存在桥接。因此，阳极42和阴极44之间的电阻测量将产生非常低的电阻，表明浮置栅极的两端电接触，如图2B所示，图2B示出了从阳极42至阴极44横跨浮置栅极14的电流路径46。
图3A至图9D示出了根据本发明的实施例的具有正常控制栅极重叠的半导体器件测试结构的制造中的各个操作。
如图3A至图3E所示，其中，图3A是平面图，并且图3B、图3C、图3D和图3E是分别根据图3A的线C-C、D-D、E-E和F-F的截面图。在一些实施例中，图案化的扩散区域12形成在衬底10上并且由隔离绝缘层围绕，隔离绝缘层诸如形成在衬底10中的浅沟槽隔离(STI)区域16。浅沟槽隔离区域16限定扩散区域12。在扩散区域12上方形成图案化的第一导电层14(诸如用于浮置栅极)，如图4A至图4E所示，其中，图4A是平面图，并且图4B、图4C、图4D和图4E是分别根据图4A的线G-G、H-H、I-I和J-J的截面图。在一些实施例中，第一导电层14的图案对应于扩散区域12。在一些实施例中，在扩散区域12和第一导电层14之间形成诸如氧化物的第一绝缘层18。没有在浅沟槽隔离区域16的上表面上形成第一导电层14。
在一个实施例中，衬底10是例如具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的p型硅衬底。在其它实施例中，衬底是具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的n型硅衬底。可选地，衬底可以包括另一元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底是SOI(绝缘体上硅)衬底的硅层。
STI区域16包括绝缘材料的一层或多层。用于STI区域16的绝缘材料可以包括通过低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)或可流动化学汽相沉积形成的氧化硅，包含二氧化硅；氮化硅，包括Si3N4；氮氧化硅(SiON)；SiOCN；掺杂氟的硅酸盐玻璃(FSG)；或低k介电材料。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。在一些实施例中，可以通过使用旋涂玻璃(SOG)形成浅沟槽隔离区域16。在一些实施例中，浅沟槽隔离材料在衬底的最上表面上方延伸，并且随后实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作以去除浅沟槽隔离区域16的上部。
在一些实施例中，第一绝缘层18是诸如二氧化硅的氧化硅。在其它实施例中，第一绝缘层18是氮化硅或高k介电层的一层或多层。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。可以通过热氧化、化学汽相沉积(CVD)、原子层沉积(ALD)或任何合适的方法形成第一绝缘层18。在一些实施例中，第一绝缘层18的厚度在从约1nm至约6nm的范围内。
第一导电层14可以由任何合适的导电材料形成，任何合适的导电材料包括多晶硅以及包含铝、铜、钛、钽、钨、钴、钼、镍、锰、银、钯、铼、铱、钌、铂、锆、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN的一层或多层的金属、金属合金、其它合适的材料和/或它们的组合。可以通过化学汽相沉积、原子层沉积、物理汽相沉积(PVD)(溅射)、电镀或其它合适的方法形成第一导电层14。在一些实施例中，多晶硅用作第一导电层14。
在一些实施例中，在扩散层12和浅沟槽隔离区域16上面形成第一绝缘层18和多晶硅第一导电层14。随后对第一绝缘层18和多晶硅第一导电层14实施诸如化学机械抛光(CMP)的平坦化操作，从而去除浅沟槽隔离区域16上面的第一绝缘层18和多晶硅层14。产生的多晶硅层14具有与扩散区域12相同的形状。
如图5A至图5E所示，其中，图5A是平面图，并且图5B、图5C、图5D和图5E是分别根据图5A的线K-K、L-L、M-M和N-N的截面图，随后，在第一导电层14上形成第二绝缘层24，在第二绝缘层24上形成第二导电层22并且在第二导电层22上形成硬掩模层20。
在一些实施例中，第二绝缘层24是诸如二氧化硅的氧化硅。在其它实施例中，第二绝缘层24是氮化硅或高k介电层的一层或多层。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，第二绝缘层是氧化物-氮化物-氧化物(ONO)三层。可以通过热氧化、化学汽相沉积、原子层沉积或任何合适的方法形成第二绝缘层24。在一些实施例中，第二绝缘层24的厚度在从约1nm至约100nm的范围内。
第二导电层22用于控制栅极并且可以由任何合适的导电材料形成，任何合适的导电材料包括多晶硅以及包含铝、铜、钛、钽、钨、钴、钼、镍、锰、银、钯、铼、铱、钌、铂、锆、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN的一层或多层的金属、金属合金、其它合适的材料和/或它们的组合。可以通过化学汽相沉积、原子层沉积、物理汽相沉积、电镀或其它合适的方法形成第二导电层22。在一些实施例中，多晶硅用作第二导电层22。
硬掩模层20可以由氧化硅或氮化硅的一层或多层形成，并且可以通过化学汽相沉积、原子层沉积或物理汽相沉积形成。
如图6A至图6D所示，其中，图6A是平面图，并且图6B、图6C和图6D是分别根据图6A的线O-O、P-P和Q-Q的截面图，使用合适的光刻和蚀刻操作图案化硬掩模层20和第二导电层22以形成具有开口48的控制栅极22，开口48暴露浮置栅极14的中心部分。
随后，在图7A至图7D中延伸开口48，其中，图7A是平面图，并且图7B、图7C和图7D是分别根据图7A的线R-R、S-S和T-T的截面图，使用蚀刻操作以去除浮置栅极14的部分。
随后，在控制栅极22、硬掩模层20和浮置栅极14的壁上形成第一绝缘侧壁25和第二绝缘侧壁26，并且使用合适的蚀刻操作去除开口中的第一绝缘层18的暴露部分以暴露扩散区域12。沿着X方向沿着开口48的壁并且沿着控制栅极22和硬掩模层20的外壁形成绝缘侧壁25和26。在一些实施例中，第一侧壁25包括具有夹在两个氧化硅层25-1和25-3之间的氮化硅层25-2的ONO膜。氧化硅层25-1、氮化硅层25-2和氧化硅层25-3的厚度分别在约1-20nm、约1-30nm和约1-20nm的范围内。在一些实施例中，第二绝缘侧壁26包括氧化硅或氮化硅的一层或多层。在一些实施例中，使用化学汽相沉积或原子层沉积和随后的各向异性蚀刻形成第一和第二绝缘侧壁。在图7A中，示出了第一绝缘侧壁25和第二绝缘侧壁26的相关部分。
随后，在一些实施例中，在浅沟槽隔离区域16之间的扩散区域12上形成源极/漏极区域30和氧化物层28，如图8A至图8D所示，其中，图8A是平面图，并且图8B、图8C和图8D是分别根据图8A的线U-U、V-V和W-W的截面图。在一些实施例中，通过在扩散区域12中注入掺杂剂来形成源极/漏极区域30。在一些实施例中，掺杂剂是选自由硼、铝、镓、磷、砷和锑组成的组的一种或多种。源极/漏极区域中的掺杂剂的浓度在从约1×1017atoms/cm3至约1×1021atoms/cm3的范围。在一些实施例中，通过扩散区域12中的硅的热氧化，或在其它实施例中，通过化学汽相沉积或原子层沉积来形成氧化物层28。
如图9A至图9D所示，其中，图9A是平面图，并且图9B、图9C和图9D是分别根据图9A的线AA-AA、AB-AB和AC-AC的截面图，在一些实施例中，同时形成选择栅极32和擦除栅极34。选择栅极32形成在扩散区域12上面并且邻接控制栅极22的外侧上的绝缘侧壁25和26。在氧化物层28上方形成擦除栅极34。在某些实施例中，选择栅极32和擦除栅极34对于测试结构不是必要的。在某些实施例中，控制栅极22和擦除栅极34之间的第二绝缘侧壁26的厚度Ts1比控制栅极和选择栅极之间的第二绝缘侧壁26的厚度Ts2薄。
选择栅极32和擦除栅极34可以由任何合适的导电材料形成，任何合适的导电材料包括多晶硅以及包含铝、铜、钛、钽、钨、钴、钼、镍、锰、银、钯、铼、铱、钌、铂、锆、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN的一层或多层的金属、金属合金、其它合适的材料和/或它们的组合。可以通过化学汽相沉积、原子层沉积、物理汽相沉积、电镀或其它合适的方法形成选择栅极32和擦除栅极34。在一些实施例中，多晶硅用于选择栅极32和擦除栅极34。
在一些实施例中，在硬掩模层20上方沉积形成选择栅极32和擦除栅极34的导电材料，并且之后器件经受诸如化学机械抛光的平坦化操作。在一些实施例中，随后，通过回蚀刻操作使选择栅极32和擦除栅极34凹进至硬掩模层20的高度之下的高度。之后，在一些实施例中，在选择栅极32和擦除栅极34上面形成覆盖层50以填充凹槽。覆盖层50可以由氧化硅或氮化硅的一层或多层形成，并且可以通过化学汽相沉积、原子层沉积或物理汽相沉积形成。
下一步，去除硬掩模层20以暴露控制栅极22，去除覆盖层50以暴露擦除栅极34，去除控制栅极层22的相对端部以暴露浮置栅极14的端部，并且在浮置栅极14的端部中形成接触件40，从而形成阳极42和阴极44以形成图1A和图1B示出的非易失性存储器单元。在一些实施例中，使用适当的蚀刻操作去除硬掩模层20、覆盖层50和控制栅极层22的端部。当重叠正常时，浮置栅极14在阳极42和阴极44之间不存在电连续性。因此，阳极42和阴极44之间的电阻测量将产生非常高的电阻(即-基本无穷大的电阻)，表明浮置栅极的两端没有电接触。
第一绝缘侧壁25和第二绝缘侧壁26、选择栅极32和擦除栅极34全部通过自对准操作形成，因此，仅需要一个掩模层(硬掩模层20)来形成本发明的NVM单元测试结构。
图10A和图10B示出了根据本发明的另一实施例的具有正常控制栅极重叠的半导体器件测试结构。图10A是平面图，并且图10B是根据图10A的线AR-AR的截面图。如图10A和图10B所示，在一些实施例中，控制栅极22是C形状的。在一些实施例中，如参照图6A和图6B描述的，当在第二导电层中形成开口48时，形成C形状的开口端55。在其它实施例中，如参照图1A和图1B描述的，在暴露浮置栅极14的端部之后，形成C形状。在一些实施例中，使用光刻和蚀刻操作形成C形状的开口端55。
图11是根据本发明的实施例的示出用于测试邻近的半导体器件之间的桥接的方法100的流程图。在一些实施例中，在操作S110中，在半导体衬底上形成图案化的扩散区域，并且在操作S120中，在扩散区域上方形成与图案化的扩散区域相同的图案的第一导电层。在操作S130中，在第一导电层上方形成在第一方向上延伸的第二导电层。在操作S140中，图案化第二导电层以在第二导电层的中心区域中形成在第一方向上延伸的开口，该开口暴露第一导电层的部分。在操作S150中，去除第一导电层的暴露部分以暴露扩散区域的部分。在操作S160中，在扩散区域的暴露部分上方形成源极/漏极区域。在操作S170中，在源极/漏极区域上方形成介电层。在S180中，在介电层上方形成第三导电层。在操作S190中，去除第二导电层的沿着第一方向的相对端部以暴露第一导电层的相对的第一端部和第二端部。在操作S200中，测量第一导电层的相对的第一端部和第二端部之间的第一导电层两端的电阻。
如果在操作S200中确定第一导电层的相对的第一端部和第二端部之间存在电连续性，则调整一个或多个半导体器件制造参数以校正短路。调整的半导体器件制造参数可以包括半导体衬底和半导体器件制造工具的对准，以及在光刻操作中的曝光参数的调整。在调整一个或多个半导体器件制造参数之后，在一些实施例中，重复操作S110至S200以确定调整是否校正了短路。
从图5A至图5E的结构开始，图12A至图15D示出了根据本发明的实施例的具有异常控制栅极重叠的半导体器件测试结构的制造中的各个操作。
如图12A至图12E所示，其中，图12A是平面图，并且图12B、图12C、图12D和图12E是分别根据图12A的线AD-AD、AE-AE、AF-AF和AG-AG的截面图，使用合适的光刻和蚀刻操作图案化硬掩模层20和第二导电层22以形成具有开口48的控制栅极22，该开口48暴露浮置栅极14的中心部分。因为重叠是异常的(未正确地对准)，因此控制栅极22的部分悬于浅沟槽隔离区域16的边缘之上，如图12D所示。
随后，在图13A至图13D中延伸开口48，其中，图13A是平面图，并且图13B、图13C和图13D是分别根据图13A的线AH-AH、AI-AI和AJ-AJ的截面图，使用蚀刻操作以去除浮置栅极14的部分。因为开口48没有与浮置栅极14正确地对准，因此，浮置栅极14的部分由第二绝缘层24、控制栅极22和硬掩模层20掩蔽，并且浮置栅极14的部分沿着X方向桥接非易失性存储单元的长度。
随后，在控制栅极22、硬掩模层20和浮置栅极14的壁上形成第一绝缘侧壁25和第二绝缘侧壁26，并且使用合适的蚀刻操作去除开口中的第一绝缘层18的暴露部分以暴露扩散区域12。沿着X方向沿着开口48的壁并且沿着控制栅极22和硬掩模层20的外壁形成绝缘侧壁25和26。在一些实施例中，第一侧壁25包括具有夹在两个氧化硅层25-1和25-3之间的氮化硅层25-2的ONO膜。在一些实施例中，第二绝缘侧壁26包括氧化硅或氮化硅的一层或多层。在一些实施例中，使用化学汽相沉积或原子层沉积和随后的各向异性蚀刻形成第一和第二侧壁25和26。
随后，在一些实施例中，在浅沟槽隔离区域16之间的扩散区域12上形成源极/漏极区域30和氧化物层28，如图14A至图14D所示，其中，图14A是平面图，并且图14B、图14C和图14D是分别根据图14A的线AK-AK、AL-AL和AM-AM的截面图。以与具有正常控制栅极重叠的实施例中的源极/漏极区域30和氧化物层相同的方式形成源极/漏极区域30和氧化物层28。如图15A至图15D所示，其中，图15A是平面图，并且图15B、图15C和图15D是分别根据图15A的线AN-AN、AO-AO和AP-AP的截面图，在一些实施例中，同时形成选择栅极32和擦除栅极34。选择栅极32形成在扩散区域12上面并且邻接控制栅极22的外侧上的绝缘侧壁25和26。在氧化物层28上方形成擦除栅极34。在某些实施例中，选择栅极32和擦除栅极34对于测试结构不是必要的。
选择栅极32和擦除栅极34可以由任何合适的导电材料形成，如本文关于具有正常控制栅极重叠的实施例所公开的。
可以在选择栅极32和擦除栅极34上面形成氧化硅或氮化硅覆盖层50以填充凹槽，如本文关于具有正常栅极重叠的实施例所公开的。
下一步，去除硬掩模层20以暴露控制栅极22，去除覆盖层50以暴露擦除栅极34，去除控制栅极层22的相对端部以暴露浮置栅极14的端部，并且在浮置栅极14的端部中形成接触件40，从而形成阳极42和阴极44以形成图2A和图2B中示出的NVM单元。当重叠异常时，浮置栅极14在邻近的半导体器件之间存在电桥接，并且在阳极42和阴极44之间存在电连续性。因此，阳极42和阴极44之间的电阻测量将测量非常低的电阻，表明浮置栅极的两端电接触，如图2B中的电流路径46所示。
图16A至图16C示出了邻近的存储器单元之间的桥接。图16A是示出正常重叠对准的平面图，而图16B是示出异常对准的平面图。图16C是根据图16B中的线AQ-AQ的截面图。如图16A所示，隔离三个邻近的单元40a、40b、40c的每个的浮置栅极，因此，每个单元均可以是单独编程的。另一方面，在图16B和图16C的未对准器件中，三个邻近的单元40a’、40b’和40c’的浮置栅极14电接触。因此，一旦一个单元被编程，则浮置栅极14桥接的邻近的单元也被编程。
在本发明的一些实施例中，在半导体晶圆上形成多个半导体器件。在一些实施例中，半导体器件是非易失性闪存单元。
本发明的一些实施例用于形成在半导体晶圆上的多个器件的质量检验。在某些实施例中，根据本发明在半导体晶圆上的半导体器件之中形成多个测试图案。在某些实施例中，在半导体晶圆的不同区域上形成测试图案。在晶圆检查操作期间，在晶圆的各个区域上检查测试图案以确定整个晶圆表面上方是否存在对准的均匀性。
在本发明的一些实施例中，确定半导体器件(诸如非易失性存储器器件)中的重叠误差。在一些实施例中，根据本发明有意地制成一组多个测试图案，其中，控制栅极图案相对于扩散区域或用于图案化控制栅极的光掩模上的浮置栅极图案偏移。通过例如每1nm逐步地方式偏移图案，可以估计/检测由给定量的图案偏移引起的重叠误差的程度，并由此建立用于半导体器件制造工艺的公差。在一些实施例中，旋转90度的多个测试图案的类似组也可以设置在晶圆上，以测量两个方向上的重叠误差。
例如，如图17A所示，多个存储器结构60沿着Y方向彼此平行地布置。在多个存储器结构60包括奇数个存储器结构的至少一个实施例中，除了中心存储器结构60的控制栅极图案之外，控制栅极图案22设计为在Y方向上从正确对准的位置相对于浮置栅极14偏移给定单位的距离+/-Y1、+/-Y2等。在一些实施例中，偏移的距离相对于中心存储器结构60是对称的。在其它实施例中，偏移的距离相对于中心存储器结构60是不对称的。在多个存储器结构包括偶数个存储器结构的一些实施例中，控制栅极图案22设计为相对于两个最内存储器结构之间的中心线对称地偏移。测量在浮置栅极14的相对端之间的电阻。在一些实施例中，当扩散区域12和/或浮置栅极14与控制栅极图案22之间的对准(重叠)基本完美时，设计距离Y1和Y2，从而使得对于+/-0和+/-Y1的测试图案没有检测到电流，而对于+/-Y2的测试图案检测到电流。在一个实施例中，如果对于+Y2、+Y1和+/-0的测试图案都没有检测到电流，并且对于-Y1和-Y2的测试图案检测到电流，则确定或估计重叠误差为约+Y1。本公开不限于该实例，并且其它重叠配置包括在本发明的范围内。
同样，如图17B所示，多个存储器结构60沿着X方向彼此平行地布置。在多个存储器结构60包括奇数个存储器结构60的至少一个实施例中，除了中心存储器结构60的控制栅极图案之外，控制栅极图案22设计为在X方向上从正确对准的位置相对于浮置栅极14偏移给定单位的距离+/-X1、+/-X2等。在一些实施例中，偏移的距离相对于中心存储器结构60是对称的。在其它实施例中，偏移的距离相对于中心存储器结构60是不对称的。在多个存储器结构包括偶数个存储器结构的一些实施例中，控制栅极图案22设计为相对于两个最内存储器结构之间的中心线对称地偏移。测量在浮置栅极14的相对端之间的电阻。在一些实施例中，当扩散区域12和/或浮置栅极14与控制栅极图案22之间的对准(重叠)基本完美时，设计距离X1和X2，从而使得对于+/-0和+/-X1的测试图案没有检测到电流，而对于+/-X2的测试图案检测到电流。在一个实施例中，如果对于+X2、+X1和+/-0的测试图案都没有检测到电流，并且对于-X1和-X2的测试图案检测到电流，则确定或估计重叠误差为约+X1。本公开不限于该实例，并且其它重叠配置包括在本发明的范围内。
如图17A和图17B以及图18中的流程图所示，本发明的实施例包括用于控制非易失性存储器半导体器件制造工艺300的方法。该方法包括形成包括多个存储器单元结构60的测试图案65的操作S310，其中，多个存储器单元结构60的至少一个偏移给定单位距离。在操作S230中，测量多个存储器单元结构60的每个的第一导电层114两端的电阻。在操作S330中，基于操作S320中测量的电阻来指定具有电连续性的存储器单元结构。在操作S340中，基于在操作S330中指定的多个存储器单元结构中的具有电连续性的存储器单元结构的结果，确定半导体器件制造工艺是否超过建立的公差。在实施例中，该方法包括调整一个或多个半导体器件制造参数的操作S350，以在半导体器件制造工艺超过建立的公差时使半导体器件制造工艺回到建立的公差。
在一些实施例中，该方法包括测量在控制栅极22偏移给定单位量的每个存储器单元结构60处的浮置栅极14的端部之间的浮置栅极14两端的电阻。测量浮置栅极14的端部处的接触件40处的电阻。确定每个存储器单元结构是否存在电连续性。因此，基于在具有相对于浮置栅极14偏移的控制栅极22的一个或多个存储器单元结构60处测量电连续性，建立用于半导体器件制造工艺的公差。
在一些实施例中，如果确定建立的公差内的存储器单元结构的电连续性，则调整一个或多个半导体器件制造参数以使半导体器件制造工艺回到建立的公差中。在其它实施例中，如果在操作S340中没有确定在建立的公差内的存储器单元结构的电连续性，则之后在操作S360中不需要调整制造参数，并且继续非易失性存储器半导体器件的制造工艺。
调整的半导体器件制造参数可以包括半导体衬底和半导体器件制造工具的对准，以及在光刻操作中的曝光参数的调整。在调整一个或多个半导体器件制造参数之后，用测试图案65形成的额外的半导体衬底具有在一些实施例中测量的一个或多个存储器单元结构60的电阻，以验证一个或多个参数调整使半导体器件制造工艺回到建立的公差。
本发明中描述的测试图案使能够在晶圆允收测试(WAT)阶段期间检测器件误差，从而减少不必要的后续制造成本，诸如封装。
本发明提供了用于在器件制造期间检查半导体器件中的层重叠对准的有效方法和测试结构。本发明允许在半导体制造工艺期间对层对准实施检查，从而通过对半导体器件实施进一步的、昂贵的操作之前识别不可接受的层对准来提高晶圆良率并且改进制造工艺的经济性。根据本发明的实施例，可以在半导体晶圆的各个部分上形成对准测试结构，以测试半导体晶圆的表面上方的层重叠对准。本发明还提供了用于建立层对准的容许公差的方法。本发明的测试结构可以通过需要仅一个掩模的改进的工艺来形成。
应该理解，半导体器件经受进一步制造工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。对半导体器件实施额外的操作可以包括光刻、蚀刻、化学机械抛光、包括快速热处理的热处理、沉积、包括离子注入的掺杂、光刻胶灰化和液体溶剂清洗。
本发明的实施例是用于测试邻近的半导体器件之间的桥接的方法。该方法包括在半导体衬底上形成图案化的扩散区域，并且在扩散区域上方形成第一导电层。将第一导电层图案化成与图案化的扩散区域相同的图案。在第一导电层上方形成在第一方向上延伸的第二导电层。图案化第二导电层以在第二导电层的中心区域中形成在第一方向上延伸的开口，该开口暴露导电层的部分。去除第一导电层的暴露部分以暴露扩散区域的部分。在扩散区域的暴露部分上方形成源极/漏极区域，并且在源极/漏极区域上方形成介电层。在介电层上方形成第三导电层。沿着第一方向去除第二导电层的相对端部以暴露第一导电层的相对的第一和第二端部，并且测量第一导电层的相对的第一和第二端部之间的第一导电层两端的电阻。在实施例中，该方法包括在扩散区域和第一导电层之间形成第一绝缘层，其中，将第一绝缘层图案化成与图案化的扩散区域相同的图案。在实施例中，第一导电层用于非易失性存储器的浮置栅极。在实施例中，该方法包括在第一导电层和第二导电层之间形成第二绝缘层。在实施例中，图案化的第二导电层用于非易失性存储器的控制栅极。在实施例中，该方法包括在图案化第二导电层之前，在第二导电层上方形成硬掩模层。在实施例中，该方法包括在扩散区域上方形成沿着第一方向延伸的第四导电层的第一和第二部分，其中，第四导电层的第一和第二部分沿着基本垂直于第一方向的第二方向布置在第二导电层的相对侧的外侧。在实施例中，第四导电层用于非易失性存储器的选择栅极。在实施例中，第三导电层用于非易失性存储器的擦除栅极。在实施例中，该方法包括在第一导电层的相对的第一和第二端部上形成接触件。在实施例中，半导体衬底是半导体晶圆、多晶硅衬底、锗衬底、IV-IV族化合物半导体衬底或III-V族化合物半导体衬底。
本发明的另一实施例是用于使用测试图案确定非易失性存储器半导体器件中的重叠误差的方法。测试图案包括位于半导体衬底上的多个图案化的扩散区域，以及形成在多个扩散区域上方的第一导电层。多个第二导电层在第一导电层上方的第一方向上延伸。第二导电层具有在第二半导体层的中心区域中沿着第一方向延伸的开口，并且该开口穿过第一导电层的部分延伸至扩散区域。如平面图所示，多个第二半导体层在第一方向或垂直于第一方向的第二方向上彼此相对偏移。第一导电层沿着第一方向延伸超出第二导电层的相对端。在超出第二导电层的第一导电层的相对端中形成接触件。该方法包括测量多个第二导电层的每个位置处的第一导电层的端部之间的第一导电层两端的电阻。
本发明的另一实施例是用于控制非易失性存储器半导体器件制造工艺的方法。该方法包括形成包括多个存储器单元结构的测试图案，其中，多个存储器单元结构的至少一个偏移给定单位距离。测量多个存储器单元结构的每个的第一导电层两端的电阻。基于测量的电阻来指定多个存储器单元结构中具有电连续性的存储器单元结构。基于指定的多个存储器单元结构中的具有电连续性的存储器单元结构的结果，确定半导体器件制造工艺是否超过建立的公差。在实施例中，该方法包括当半导体器件制造工艺超过建立的公差时，调整一个或多个半导体器件制造参数以使半导体器件制造工艺回到建立的公差。
本发明的另一实施例是半导体测试结构。半导体测试结构包括位于半导体衬底上的图案化的扩散区域，以及形成在扩散区域上方的第一导电层。第二导电层在第一导电层上方的第一方向上延伸。第二导电层具有在第二导电层的中心区域中衍射第一方向延伸的开口，并且该开口穿过第一导电层的部分延伸至扩散区域。第一导电层沿着第一方向延伸超出第二导电层的相对端。在超出第二导电层的第一导电层的相对端中形成接触件。在开口中的扩散区域上方形成源极/漏极区域，并且在源极/漏极区域上方形成介电层。在实施例中，测试结构包括形成在介电层上方的第三导电层。在实施例中，第三导电层是非易失性存储器的擦除栅极。在实施例中，第一导电层是非易失性存储器的浮置栅极。在实施例中，第二导电层是非易失性存储器的控制栅极。在实施例中，测试结构包括在扩散区域上方沿着第一方向延伸的第四导电层的第一和第二部分，其中，第四导电层的第一和第二部分沿着基本垂直于第一方向的第二方向布置在第二导电层的相对侧的外侧。在实施例中，第四导电层是非易失性存储器的选择栅极。
应该理解，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的优势。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。