堆叠晶粒和形成接合结构的方法与流程
本领域是关于具有保护材料的接合结构及用于形成具有保护材料的接合结构的方法。
背景技术：
在各种封装配置中，可有利的是提供薄化整合装置晶粒，例如，使能够在低剖面封装(low-profilepackage)内使用多个整合装置晶粒。举例而言，三维(3d)整合技术常常利用两个或多于两个整合装置晶粒堆叠于彼此之上且彼此电连接的封装。用于晶粒薄化及/或3d整合的习知方法可具有有限的产品良率，因为在组装期间赋予至晶粒的应力可损坏堆叠中的晶粒。此外，可具挑战性的是堆叠具有不同厚度且可源自不同类型的基板及/或晶圆的晶粒。因此，仍不断地需要用于堆叠整合装置晶粒的改良型系统及方法。
附图说明
此等态样及其他态样将自较佳实施例及随附图式的以下描述显而易见，随附图式意在说明而非限制本发明，其中：
图1a至图1f为根据一个实施例的用于形成具有保护材料的接合结构的方法的各种阶段的示意性侧视横截面图。
图2a至图2k为根据另一实施例的用于形成具有保护材料的接合结构的方法的各种阶段的示意性侧视横截面图，其中在薄化之后形成电互连件。
图3a至图3o为根据另一实施例的用于形成接合结构的方法的各种阶段的示意性侧视横截面图，其中在处理期间的保护材料包含薄保护衬套及填料材料。
图4a至图4k为根据又一实施例的用于形成接合结构的方法的各种阶段的示意性侧视横截面图，其中保护材料包含在填料材料上方的额外保护层。
图5a至图5i为根据另一实施例的用于形成接合结构的方法的各种阶段的示意性侧视横截面图，其中在制造期间提供多个层作为保护材料。
图6a至图6e为用于形成多个晶粒具有不同初始厚度的接合结构的方法的各种阶段的示意性侧视横截面图。
图7a为说明根据一个实施例的用于形成接合结构的方法的流程图。
图7b为说明根据另一实施例的用于形成接合结构的方法的流程图。
图8为根据各个实施例的并有一或多个接合结构的系统的示意图。
具体实施方式
本文中所揭示的各个实施例使单粒化整合装置晶粒能够被装配至封装结构(例如，封装基板、晶圆、另一整合装置晶粒等等)且在装配之后被薄化。薄化单粒化整合装置晶粒可辅助封装组装的各个态样，包括(例如)曝露或形成互连件(诸如直通硅穿孔(through-siliconvia)或tsv)。然而，藉由抛光或研磨来薄化晶粒可在晶粒中诱发应力，此可损坏或破坏晶粒的边缘。在一些实施例中，可将保护材料(其可包含一或多个保护层)施加于整合装置晶粒上方及/或周围以在薄化期间及在一些配置中在后续处理步骤期间保护晶粒。
此外，本文中所揭示的各个实施例促进以改良型良率高效地堆叠整合装置晶粒以及缩减赋予至晶粒的损坏及应力。整合装置封装及较大电子系统可并有不同类型的整合装置晶粒，例如，具有不同功能性的晶粒、由不同材料集形成的晶粒，及/或具有不同厚度的晶粒。可具挑战性的是将此等多样整合装置晶粒并入至封装中及/或以堆叠关系配置不同类型的晶粒。举例而言，可能难以接合由不同材料形成或被涂布有不同材料的两个晶粒。材料失配会对于堆叠晶粒的热及/或化学键结产生挑战。此外，堆叠具有不同厚度的晶粒会不必要地增加总封装高度及/或会涉及对准的挑战性。有利地，本文中所揭示的实施例亦能够堆叠具有任意初始厚度的整合装置晶粒。
因此，在各个实施例中，可将第一整合装置晶粒装配至载体，诸如基板(例如，晶圆、印刷电路板、平板、玻璃表面、包含介电层的表面、包含导电层或区段之表面等等)。在将第一晶粒装配至载体之后，可薄化第一整合装置晶粒。有利地，可在载体上将第一整合装置晶粒及后续晶粒薄化至所要厚度。在各个实施例中，可使薄化晶粒超薄，此可缩减总封装高度且使能够在特定晶粒堆叠内使用众多晶粒。薄化亦可促进曝露先前形成的互连件，或在薄化之后形成互连件，诸如直通硅穿孔(tsv)。在一些配置中，可将多个晶粒彼此邻近地装配于载体上，且可使用研磨程序、抛光程序、蚀刻程序或任何其他合适程序来薄化多个晶粒。在一些配置中，举例而言，当藉由研磨来薄化及/或平坦化多个邻近晶粒时，晶粒的边缘可经受应力，此可造成晶粒的边缘破坏、开裂或以其他方式损坏。为了缩减晶粒边缘损耗的发生率，可藉由诸如湿式蚀刻或干式蚀刻或其组合的低应力移除方法而自晶粒边缘移除额外材料。
在一些实施例中，可运用蚀刻程序来薄化第一整合装置晶粒(及邻近装置晶粒)。薄化可曝露有用于电连接堆叠晶粒的互连件(例如，直通硅穿孔、迹线、接触衬垫等等)，或可促进形成此等互连件。安置于载体上的第一晶粒可被涂布有保护材料，包括用以在研磨或抛光操作期间保护晶粒(包括晶粒边缘)的第一保护层。在一些实施例中，可将第二层提供于第一层上方以填充第一层中的横向间隙。可移除第二层及第一层的至少一部分。第二层及第一层的部分的移除可曝露通过第一整合装置晶粒所形成的一个或多个电互连件。可将第二整合装置晶粒堆叠于第一整合装置晶粒上。在一些实施例中，在无介入黏着剂的情况下将第二晶粒的非导电区域直接接合至第一晶粒的对应非导电区域。在一些实施例中，在无介入黏着剂的情况下将第二晶粒的非导电区域及电互连件两者分别直接接合至第一晶粒的对应非导电区域及电互连件。
图1a至图1f为根据一个实施例的用于形成接合结构1的方法的各种阶段的示意性侧视横截面图。在图1a中，可将一或多个第一整合装置晶粒3(其可包含第一晶粒3a、3b)装配至包含基板2的载体。基板2可包含任何合适类型的基板或插入物。举例而言，在一些实施例中，基板2可包含硅基板(例如，晶圆的部分或全部)、玻璃基板，或绝缘体上硅(silicononinsulator；soi)基板。将硅、玻璃或其他半导体材料用于基板2可有利地使基板2的上表面8能够被抛光至极低表面粗糙度，使得可将第一晶粒3a、3b直接接合至基板2。举例而言，此硅基板2可呈插入物的形式。然而，在其他实施例中，基板2可包含印刷电路板(pcb)、陶瓷基板、聚合物基板或任何其他合适基板，且在基板与装置晶粒之间可或可不具有黏着层。虽然图1a至图1f所展示的载体包含基板，但在其他实施例中，晶粒3被装配至的载体可包含一个或多个装置晶粒、光学装置，或任何合适主动或被动装置。
第一整合装置晶粒3可包含任何合适类型的装置晶粒。举例而言，第一晶粒3a、3b中的每一者可包含处理器晶粒、内存晶粒、微机电系统(microelectromechanicalsystems；mems)晶粒、被动组件、光学装置，或任何其他合适类型的装置晶粒。在各个实施例中，可在晶粒3a、3b的主动表面6处或附近图案化电路系统(诸如类似于晶体管之主动组件)。主动表面6可在与晶粒3a、3b的各别背侧18相对的晶粒3a、3b的侧上。背侧18可或可不包括任何主动电路系统或被动装置。第一晶粒3a、3b可为相同类型的整合装置晶粒或不同类型的装置晶粒。如图1a所展示，晶粒3a可沿着基板2的表面而与晶粒3b横向地隔开间隙7。在一个实施例中，邻近晶粒之间的间距7与该等晶粒3a或3b的厚度相当。在其他实施例中，邻近晶粒之间的间距7小于晶粒3a或3b的厚度的10倍，例如，较佳地小于晶粒3a或3b的厚度的5倍。在另一实施例中，邻近晶粒之间的间隙7可小于该等晶粒的横向尺寸中之一者。虽然图1a中展示仅两个晶粒3a、3b，但应了解，可将多于或少于两个晶粒3a、3b装配至基板2。另外，在一些实施例中，可在将晶粒3a、3b装配至基板2之前测试晶粒3a、3b的适当电功能性。在一些实施例中，可仅选择良裸晶粒(knowngooddie；kgd)以供装配至基板2。在其他实施例中，可在将晶粒装配至基板2之后测试晶粒的电功能性。图1a的晶粒3a、3b包含具有各种主动(及/或被动)组件的整合装置晶粒。在其他实施例中，可将一或多个离散被动装置装配至基板而不形成为整合装置晶粒的部分。
可在基板2的上表面8上的一层或多层中提供导电组件以提供至其他装置的电连接及/或至基板2内的其他组件的布线。在一些实施例中，一层或多层可包含布线层34及缓冲层5，如图1a所展示。布线层34可包含重布层(redistributionlayer；rdl)或后段制程(backendofline；beol)层。举例而言，在各个实施例中，布线层34可包含铜、金、铝、铟、镓、锡、镍、其各自的合金或任何其他合适导电材料。布线层34可经图案化以在各种电路组件之间及/或在电路组件与基板2被连接至的较大电子系统之间横越基板2引导电信号。举例而言，在一些实施例中，布线层34可包含具有嵌入式及图案化金属迹线之beol介电层。在各个实施例中，层34可包含一层或多层。缓冲层5可在基板2与第一装置晶粒3a、3b之间提供于布线层34上方。缓冲层5可包含非导电层，诸如聚合物层(例如，聚酰亚胺或氧化物)。在各个实施例中，缓冲层5可包含单一层或多层。缓冲层5可相对柔顺以便在晶粒3a、3b与基板2之间提供减震以考虑机械及/或热失配。缓冲层5可具有在1微米至10微米之范围中或在3微米至6微米之范围中的厚度，例如，在4微米至5微米之范围中。应了解，虽然图1a中说明两个层(例如，缓冲层5及布线层34)，但在一些实施例中，可使用包括导电组件(其可嵌入于绝缘材料中)的仅一个层。
可通过每一第一晶粒3a、3b的至少一部分形成一或多个电互连件10。每一互连件10可形成于非导电衬套9内部。在各个实施例中，可使用形成一个或多个空腔的镶嵌程序来形成互连件10及衬套9，且可将衬套9及互连件10沉积于空腔(例如，沟槽)中。在各个实施例中，互连件10可包含直通基板穿孔(throughsubstratevia；tsv)、迹线或此两者。在一些实施例中，互连件10可包含曝露于晶粒3a、3b的表面处的迹线或接触衬垫。如图1a所展示，可制造第一晶粒3a、3b，使得互连件10自主动表面6延伸通过第一晶粒3a、3b的初始厚度ti的部分。在图1a中，互连件10被说明为不完全延伸至第一晶粒3a、3b的背侧18，但在其他实施例中，互连件10可延伸至背侧18。互连件10可电连接至形成于晶粒3a、3b的主动表面6处或附近的电路组件。互连件10可与基板2的缓冲层5及/或布线层34中的对应衬垫或迹线电耦接。
有利地，本文中所揭示的方法可与具有任何合适初始厚度ti(包括薄晶粒、厚晶粒、中等大小晶粒，或任何其他任意晶粒厚度)的晶粒3a、3b一起被利用。此外，虽然图1a所展示的晶粒3a、3b具有大致相同的初始厚度ti，但在一些实施例中，邻近晶粒3a、3b的初始厚度ti可不同。举例而言，在一些实施例中，晶粒3a、3b的初始厚度ti可在3微米至2000微米的范围中，或更特定而言，在5微米至200微米的范围中，或更特定而言，在5微米至100微米的范围中。
可使用任何合适方法将第一晶粒3a、3b附接至基板2。举例而言，在所说明的实施例中，可在无介入黏着剂的情况下将第一晶粒3a、3b直接接合至基板2。在直接接合配置中，晶粒3a、3b的非导电场区域20可与基板2的对应非导电区域直接接触及直接接合。主动表面6处的接合衬垫或迹线(诸如连接至导电互连件10之接合衬垫或迹线)可接触及直接接合至布线层34的对应金属衬垫(或迹线或其他导电特征)，该等金属衬垫可通过缓冲层5中的开口而曝露，且可凸出或凹入。
在一些实施例中，主动表面6处的接合衬垫或迹线中的一些或全部(诸如连接至导电互连件10的接合衬垫或迹线)可直接接合至布线层34的非导电特征。在此等实施例中，在后续步骤中，可自背侧薄化基板2，且可自薄化基板2形成导电接点以电耦接至晶粒3a及/或3b的主动表面上的导电接合衬垫或迹线。在其他实施例中，可运用任何合适黏着剂(诸如焊料、导电环氧树脂、各向异性导电膜等等)将晶粒3a、3b黏附至基板2。
为了实现直接接合，在一些实施例中，可制备晶粒3a、3b与基板2的接合表面以供接合。可将第一晶粒3a、3b抛光至极高平滑度(例如，小于20nm表面粗糙度，或更特定言之，小于5nm表面粗糙度)。在一些实施例中，可将接合层11(例如，诸如氧化硅的介电质)沉积于晶粒3a、3b的主动表面6上且抛光至极高平滑度。相似地，可将基板2的接合表面(例如，基板2的上表面8或缓冲层5的上表面)抛光至极高平滑度(例如，小于20nm表面粗糙度，或更特定言之，小于5nm表面粗糙度)。在一些实施例中，可氟化接合表面(例如，缓冲层5、基板2之上表面8、接合层11，及/或主动表面6)以改良接合。接合表面亦可包括导电特征，诸如接合衬垫。在一些实施例中，可运用合适物种将待接合表面进行封端且在接合之前进行活化。举例而言，在一些实施例中，可极轻地蚀刻待接合表面以供活化且曝露于含氮溶液，且运用含氮物种进行封端。作为一个实例，可在极轻微的蚀刻之后将待接合表面曝露于氨浸液，及/或曝露于含氮电浆(运用或不运用单独蚀刻)。
一旦制备表面，就可使晶粒3a、3b的非导电场区域20与基板2的对应非导电区域接触。活化表面的相互作用可致使晶粒3a、3b的非导电区域20在无介入黏着剂的情况下、在不施加外部压力的情况下、在不施加电压的情况下及在室温下与基板2的对应非导电区域直接接合。在各个实施例中，非导电区域的接合力可为大于凡得瓦尔键(vanderwaalsbond)的共价键，且在晶粒3a的表面上的导电特征与基板2的对应接触衬垫之间施加显著力。在一些实施例中，互连件10及/或接触衬垫与晶粒3a、3b及基板2的外表面齐平。在其他实施例中，互连件10及/或接触衬垫可在晶粒3a、3b及基板2的外表面上方延伸。在再其他实施例中，互连件10及/或接触衬垫相对于晶粒3a、3b及基板2的外表面(例如，氧化物场区域)凹入。在各个实施例中，可在接合之后加热基板2及晶粒3a、3b以加强非导电区域之间、导电区域之间及/或对置的导电区域与非导电区域之间的接合，以致使晶粒3a、3b与基板2接合。可在美国专利第7,126,212号、第8,153,505号、第7,622,324号、第7,602,070号、第8,163,373号、第8,389,378号及第8,735,219号以及在美国专利申请案第14/835,379号、第62/278,354号及第62/303,930号找到直接接合程序的额外细节，该等专利及专利申请案中的每一者的内容特此以引用的方式全部且出于所有目的而并入本文中。
虽然图1a的实施例说明直接接合至基板2的晶粒3a、3b，但在其他实施例中，晶粒3a、3b可以其他方式装配至基板2。举例而言，在其他实施例中，晶粒3a、3b可运用焊球或其他电接点而连接至基板2。再在其他实施例中，晶粒3a、3b可运用各向异性导电膜或非导电膏而与基板2连接。
转至图1b，将晶粒3a、3b的背侧18自初始厚度ti薄化至最终厚度tf，如在晶粒3a、3b的背表面19与对置前表面之间所界定。举例而言，如图1b所展示，可使用合适蚀刻剂来蚀刻背侧18达足以曝露互连件10及衬套9的时间段。在一些实施例中，使用硅反应性离子蚀刻(reactiveionetch；rie)技术来蚀刻晶粒3a、3b。可使用其他类型的薄化技术以薄化晶粒3a、3b。举例而言，可使用其他类型的蚀刻程序，包括熟习此项技术者所知之各向异性或各向同性蚀刻技术(例如，干式或湿式蚀刻程序)。可薄化晶粒3a、3b直至晶粒3a、3b具有所要最终厚度tf。一旦薄化，互连件10及衬套9就可在第一晶粒3a、3b的曝露背表面19上方延伸且可通过第一晶粒3a、3b的曝露背表面19而曝露。如图1b所展示，在使用选择性硅蚀刻的情况下，互连件10的远侧曝露末端可包含衬套9的远侧衬套部分9a，其对应于在镶嵌处理期间沉积于沟槽的底部中的衬套9的部分。
在各个实施例中，晶粒3a、3b的最终厚度tf可小于40微米、小于30微米或小于20微米。晶粒3a、3b的最终厚度tf可在5微米至30微米的范围中，或更特定而言，在5微米至15微米的范围中，或更特定而言，在5微米至10微米的范围中。晶粒3a、3b的最终厚度tf可相同或可彼此不同。在各个实施例中，晶粒3a、3b的最终厚度tf可小于300微米、小于200微米或小于100微米。在一些实施例中，晶粒3a、3b的最终厚度tf可在40微米至100微米的范围中。
转至图1c，可将保护材料提供于第一晶粒3a、3b上方及在邻近晶粒3a、3b之间的基板2的部分上方。在一些实施例中，保护材料可包含沉积(例如，运用电浆沉积程序以促进较低温度)于缓冲层5(或在不存在缓冲层的情况下为基板2的上表面8)上方及晶粒3a、3b的背表面19上方的第一层12以涂布缓冲层5(或在不存在缓冲层的情况下为基板2的上表面8)及晶粒3a、3b。在其他实施例中，可将第一层12层压于基板2及晶粒3a、3b上。在其他实施例中，可藉由铸浆成型方法、丝网印刷或涂布或旋涂、3d印刷方法或藉由电泳方法或其组合来沉积第一层12。如图1c所展示，第一层12可具有可不小于晶粒3a、3b的最终厚度tf的厚度tc。所施加的第一层12的厚度tc可在0.5微米至50微米的范围中，在1微米至35微米、5微米至30微米的范围中，或更特定而言，在2微米至25微米的范围中，或更特定而言，在5微米至15微米的范围中，或在2微米至15微米的范围中，或在5微米至10微米的范围中。所施加的第一层12的厚度tc可小于40微米，小于30微米或小于20微米。此外，如图1c所展示，第一层12可包括安置于晶粒3a、3b之间的间隙7中的第一部分13及安置于晶粒3a、3b的背表面19上方的第二部分14。第二部分14可安置于曝露电互连件10及衬套9周围且可环绕曝露电互连件10及衬套9。
有利地，第一层12可充当保护层以在后续处理步骤期间保护晶粒3a、3b。举例而言，如下文结合图1e所阐释，可平坦化部分形成的接合结构1的背侧。保护性第一层12可在移除操作(例如，抛光)期间有利地保护晶粒3a、3b(诸如晶粒边缘)，以防止晶粒3a、3b的边缘及其他部分破裂或以其他方式损坏。因此，第一层12可在后续处理步骤期间有效地锁定及密封晶粒3a、3b以保护晶粒3a、3b的结构完整性。
在一些实施例中，第一层12可硬于晶粒3a、3b的曝露背表面19。第一层12相较于未填充的聚酰亚胺或环氧树脂涂层可硬且致密，以便保护晶粒3a、3b。举例而言，第一层12可具有在12gpa至500gpa的范围中的相对高杨氏模数(young'smodulus)，或更特定而言，在20gpa至200gpa的范围中。有益地，第一层12可具有与基板2的热膨胀系数实质上匹配的热膨胀系数。使热膨胀系数匹配可有利地缩减晶粒3a、3b上的热诱发性应力。在一些实施例中，第一层12的热膨胀系数可在第一晶粒3a、3b的热膨胀系数的25ppm/℃内，或更特定而言，在第一晶粒3a、3b的热膨胀系数的20ppm//℃内。举例而言，第一层12的热膨胀系数可在0.3ppm/℃至22ppm/℃的范围中，在0.5ppm/℃至至15ppm/℃的范围中，在2ppm/℃至15ppm/℃的范围中，或更特定而言，在0.5ppm/℃至12ppm/℃的范围中，或更特定而言，在2ppm/℃至10ppm/℃的范围中。
此外，可重要的是选择第一层12，使得其具有足够高的玻璃转变温度(glasstransitiontemperature；gtt)。后续处理步骤可涉及将部分形成的结构1加热至高温。举例而言，可在后续导电层(诸如rdl层)的处理期间及/或在接合期间将结构1加热至大于150℃、大于200℃或大于250℃之温度。一些聚合物、环氧树脂及其他材料可在此高温处理期间显著地软化。可重要的是针对第一层12选择可耐受高温处理且维持其几何剖面及/或在各种热处理步骤期间不会不可逆地变形的材料。因此，可有利的是选择具有高gtt的第一层12，例如，gtt大于100℃、大于150℃、大于200℃、大于250℃或大于300℃。在一些实施例中，对于交联材料，第一层的gtt可小于100℃，其限制条件为帕松比(poissonratio)大于0.4且较佳地接近于0.5，例如，帕松比在0.25至0.8的范围中，且热分解温度大于250℃或大于300℃。在一些实施例中，如本文中所阐释，聚合物材料可用于第一层12(及/或用于诸如下文所描述的第二层15的额外保护层)。聚合物材料或基质可具有大于150℃、大于200℃、大于250℃、大于300℃或大于350℃的熔点，例如，在一些实施例中大于280℃。
因此，可重要的是选择具有高杨氏模数的劲及/或硬的第一层12，其具有相似于基板的热膨胀系数(例如，在硅或玻璃基板的状况下相似于硅或玻璃的热膨胀系数)的热膨胀系数，且其具有超过用以形成接合结构1的最高处理温度的玻璃转变温度或gtt。举例而言，在一些实施例中，第一层12可包含硅、无机氧化物、无机氮化物、无机碳化物或碳酸盐，例如，氧化硅、氮化硅、碳化硅、类钻碳(diamondlikecarbon；dlc)或其他类型的半导体材料及非半导体材料。在其他实施例中，可使用聚合物。举例而言，第一层12可包含聚酰亚胺或聚酰亚胺-酰胺。在一些实施例中，第一层12可包含
在图1d中，可将第二层15提供于第一层12上。第二层15可包含填充第一层12中的空间或间隙以促进平坦化的填料层。第二填料层15可包含上文针对第一层12所叙述的类型的微粒。如图1d所展示，第二层15可包含在第一层12的第二部分14(其提供于第一晶粒3a、3b的背表面19上方)之间横向地安置于第一部分13上方的第三部分16。第二层15亦可包括安置于第一层12的第二部分14上方的第四部分17。因此，如图1d所展示，第二层15可充当填充第一层12之间隙的平坦化层，且无需具有上文针对第一层12所提到的硬度或cte特性。第二层15可包含任何合适材料，诸如聚合物(例如，在一些实施例中为硬烘烤的平坦化负型光阻，或铸浆成型或层压的平坦化层)。
转至图1e，可研磨及/或抛光部分形成的结构1的背侧，使得移除第二层15的至少部分及第一层12的至少部分。举例而言，可回蚀或回抛光结构1，例如，使用化学机械抛光(cmp)技术、机械碾磨技术、研磨技术，或运用(例如)湿式雷射切除方法进行移除，及其组合。在图1e的实施例中，举例而言，可大部分地或全部地移除第二层15。可选择程序以停止于第一层12上。因此，可仅移除第一层12的部分，使得第一层12的第一部分13中的至少一些保持安置于晶粒3a、3b之间的间隙7中，且第一层12的第二部分14中的至少一些保持安置于晶粒3a、3b上方。
如图1e所展示，移除步骤可藉由移除在互连件10的远侧末端处的衬套9的远侧部分9a来曝露导电互连件10的远侧末端。在图1e中，互连件10的末端可在晶粒3a、3b上方稍微延伸。有利地，图1e的移除步骤可在晶粒3a、3b上方至少留下第一层12的第二部分14的薄层。剩余第二部分14可有益地防止互连件10在平坦化期间涂抹至晶粒3a、3b上。可制备第一层12的曝露表面(例如，第一部分13及第二部分14的曝露表面)、衬套9及互连件10以供直接接合，如上文所阐释。
在图1f中，可将一或多个第二晶粒4(诸如晶粒4a、4b)堆叠于第一晶粒3a、3b上且电连接至第一晶粒3a、3b。如上文所阐释，可制备第一晶粒3a、3b的接合表面及第二晶粒4a、4b之接合表面以供直接接合。举例而言，可将接合表面抛光至高平滑度，运用合适物种进行活化。可使第二晶粒4a、4b的非导电区域与第一晶粒3a、3b的对应非导电区域接触以将第二晶粒4a、4b直接接合至第一晶粒3a、3b。运用共价键来接合非导电区域的力可在第二晶粒4a、4b的表面上的导电特征与第一晶粒3a、3b的背侧上的对应导电特征之间诱发内力，此可致使对应导电特征接合在一起。在一些实施例中，举例而言，第二晶粒4上的接触衬垫可与第一晶粒3上的对应接触衬垫直接接合。接触衬垫可与互连件10连接(及/或可形成互连件10的部分)。后续退火处理可加强各别导电互连件特征与第二晶粒4a、4b及第一晶粒3a、3b的非导电区域之间的接合。在一些实施例中，每一晶粒3a、3b、4a、4b的互连件10可藉助于在第一晶粒3a、3b的互连件10与第二晶粒4a、4b的互连件10之间提供电连接的迹线而与重布层或beol电连接(例如，藉由直接接合或藉由黏着技术)。
所得接合结构1可因此包括在无介入黏着剂的情况下直接接合至一个或多个第一晶粒3a、3b的一个或多个第二晶粒4a、4b，第一晶粒3a、3b又直接接合至基板2。在一些实施例中，第一晶粒3a、3b及第二晶粒4a、4b的各自互连件10亦可直接接合在一起。互连件10可包含形成于晶粒3至4中的直通硅穿孔(tsv)及在晶粒的主动表面6处的接触衬垫。第一层12的第一部分13可横向地安置于第一晶粒3a、3b之间。第一层的第一部分13可安置于第一晶粒3a、3b的侧表面上。第一层12的第二部分14可垂直地安置于第一晶粒3a与第二晶粒4a之间，及第一晶粒3b与第二晶粒4b之间。第一层12的第二部分14可横向地安置于电互连件10周围，使得通过层12曝露电互连件10。在一些实施例中，可在组装之后将堆叠晶粒3、4一起封装于整合装置封装中。在其他实施例中，可单粒化两个堆叠晶粒3、4且封装于单独整合装置封装中。
此外，虽然图1a至图1f中未展示，但应了解，可将图1a至图1f所描绘的程序重复任何合适次数，使得可将额外整合装置晶粒堆叠于晶粒4a、4b之上。可堆叠任何合适数目个及/或类型的整合装置晶粒以界定接合结构1。举例而言，整合装置晶粒3a、3b、4a、4b可包含主动及/或被动电子组件。在一些实施例中，一或多个被动插入物可在插入物的对置侧上连接晶粒。在一些实施例中，结构1可包括间隔物、热散播器，或具有有限电功能性的其他组件。在一些实施例中，一或多个互连件可用于电屏蔽目的，例如，作为法拉弟笼结构(faradaycagestructure)的成形部件。本文中所描述的薄化晶粒可呈现用于集成电路封装的较低剖面，且亦缩减互连件的总电阻，特别是在使用直接接合的实施例中，因此增加系统的总速度及封装的可靠性。
图2a至图2k为根据另一实施例的用于形成接合结构1的方法的各种阶段的示意性侧视横截面图，其中在薄化之后形成电互连件10。除非另有提到，否则图2a至图2k所展示的参考数字表示与图1a至图1f的类似编号组件相同或相似的组件。此外，结合图1a至图1f所揭示的程序、材料、功能性及结构中的任一者可用于图2a至图2k的实施例中。不同于图1a至图1f的实施例，可在薄化之前形成保护材料，且可在薄化之后形成互连件10。
如同图1a至图1f，在图2a中，可将第一晶粒3a、3b(其可包含kgd)装配(例如，直接接合)至基板2。第一晶粒3a、3b可具有初始厚度ti。然而，在图2b中，在薄化晶粒3a、3b之前，可将第一层12施加于晶粒3a、3b的背侧18上方及晶粒3a、3b之间的间隙7中。如同图1a至图1f，可沿着晶粒3a、3b之侧及沿着晶粒3a、3b之间的间隙7中的基板2安置第一层12的第一部分13。第一层12可包含上文结合图1a至图1f所描述的材料及性质中的任一者。第一层12可具有经选择及处理使得不超过所要最终晶粒厚度ti且缩减或消除整个层压物结构1(参见图2d)的翘曲的厚度。
转至图2c，可将第二层15沉积或以其他方式提供于第一层12上方。如同图1d的实施例，可将第二层15之第三部分16安置于晶粒3a、3b之间的间隙7中，包括(例如)在第一层12之第一部分13的侧表面之间。可将第二层15的第四部分17安置于第一层12的第二部分14上方。如上文所阐释，第二层15可充当填料材料以促进接合结构1的背侧的平坦化。在一些配置中，第二层15相比于第一层12可较不昂贵且较不硬。
转至图2d，可移除部分形成的结构1的背侧以移除第二层15的至少部分(例如，全部)、第一层12的部分及晶粒3a、3b的部分以曝露晶粒3a、3b的曝露背表面19。举例而言，可研磨及/或搭接部分形成的结构1以将晶粒3a、3b薄化至所要最终厚度tf，其可在与上文结合图1a至图1f所阐释的范围相同的范围中。在图2d中，第一层12的第一部分13的至少部分横向地安置于晶粒3a、3b之间，包括(例如)沿着晶粒3a、3b之侧。保护材料的第一层12因此保护晶粒的边缘在晶粒薄化程序期间免于碎裂。
在图2e中，可将布线介电层22(其可包含氧化硅或其他合适绝缘体或半导体材料)沉积或以其他方式形成于部分形成的结构1的背侧上方。举例而言，视需要，可将介电层22提供于第一层12的第一部分13上方及晶粒3a、3b的曝露背表面19上方，且抛光至低粗糙度(例如，小于约0.5nmrms)。转至图2f，可将屏蔽24沉积于介电层22上方且可图案化以界定用于互连件的位置。举例而言，在一些实施例中，屏蔽24可包含可经遮蔽及曝露于光源的光阻。对于正型抗蚀剂实例，可使用合适显影剂来移除未经遮蔽的曝露部分以在屏蔽24中界定图案化空间25。在图2g中，可使用合适材料移除程序(诸如蚀刻)来形成一个或多个通孔或迹线26。举例而言，可将蚀刻剂供应至部分形成的接合结构以通过在未由屏蔽24覆盖的位置处的晶粒3a、3b的厚度蚀刻通孔26。可使用任何合适蚀刻程序(例如，湿式蚀刻、干式蚀刻、rie等等)以界定通孔26。在一些实施例中，接合层5可充当蚀刻终止层。在其他实施例中，基板2的布线层34或上表面可充当蚀刻终止层。在一些实施例中，可使用单或双镶嵌蚀刻程序以在介电层22中界定通孔及沟槽，例如，用于形成重布层(rdl)。在一些实施例中，镶嵌结构的沟槽可延伸至薄化晶粒3a及/或3b中。
转至图2h，可移除屏蔽24且清洁表面以自先前蚀刻方法移除非想要的污染物。可供应衬套9及导电互连件10以填充通孔26。举例而言，在一些实施例中，将障壁层沉积于晶粒3a、3b的半导体材料上方，且形成晶种层。可将通孔26(及任何横向沟槽)填充有金属以界定互连件10。在一些配置中，可将结构1退火以使金属互连件10稳定或部分地稳定，且可抛光互连件10(及部分形成的结构1的背侧)，例如，使用cmp程序。图2i说明在一些实施例中可将一或多个测试衬垫28并入于介电层22内或上。测试衬垫28可用以促进在组装期间对晶粒3a、3b与基板2之间的连续性进行电测试。
转至图2j，可将一或多个第二晶粒4a、4b堆叠于第一晶粒3a、3b上且与第一晶粒3a、3b直接接合。在图2j中，测试衬垫28亦可用以促进在组装期间对晶粒3a与4a之间、晶粒3b与4b之间、晶粒3a与4b之间及/或晶粒3b与4a之间的连续性进行电测试。图2k说明相似于图2j的接合结构1的替代例，惟测试衬垫28系运用通孔29而连接至基板2除外。如上文所阐释，第四晶粒4a、4b的表面上的互连件或导电特征可与第三晶粒3a、3b的背表面的对应互连件或导电特征直接接合。第四晶粒4a、4b的非导电场区域亦可与第三晶粒3a、3b的对应非导电场区域直接接合。在图2j至图2k的实施例中，将第二晶粒4a、4b说明为在薄化之前包括互连件10。在此配置中，可使用图1a至图1f的实施例以薄化晶粒4a、4b且制备晶粒4a、4b以用于与第三组晶粒(图中未示)接合。然而，在其他实施例中，应了解，第二晶粒4a、4b在薄化之前可不包括互连件，且图2a至图2i的实施例可用以薄化晶粒4a、4b且在薄化之后提供互连件10。
图3a至图3o为根据另一实施例的用于形成接合结构1的方法的各种阶段的示意性侧视横截面图，其中保护材料包括包含薄保护衬套的第一层12。除非另有提到，否则图3a至图2o所展示的参考数字表示与图1a至图2k的类似编号组件相同或相似的组件。此外，结合图1a至图2k所揭示的程序、材料、功能性及结构中的任一者可用于图3a至图3o的实施例中。图3a至图3o的实施例大体上相似于上文结合图1a至图1f所揭示的实施例，惟第一层12包含薄于用于薄化晶粒的目标厚度的薄衬套且保持邻近于薄化之后的薄化晶粒的保护材料进一步包含填料材料除外。
如同图1a至图1f，在图3a中，将第一晶粒3a、3b装配至(例如，直接接合至)诸如基板2的载体。在图3b中，薄化背对基板2的晶粒3a、3b的背侧18，例如，藉由回蚀晶粒块状材料(例如，硅)以留下薄化晶粒3a、3b的曝露背表面19。可通过晶粒3a、3b的背表面19曝露互连件10及衬套9。此外，如同图1a至图1f，在图3c中，可将第一层12施加(例如，沉积、层压等等)于晶粒3a、3b之背表面19上方及晶粒7之间的间隙7中。举例而言，可沿着晶粒3a、3b的侧表面及在基板2上方安置第一层12的第一部分13。可将第一层12的第二部分14安置于晶粒3a、3b之背表面19上方及互连件10周围。
图3c所展示的第一层12可与上文结合图1a至图2k所描述的第一层相同，惟图3c中的层12可包含薄于薄化晶粒3a、3b之薄保护衬套层除外。举例而言，层12可具有在300奈米至15微米之范围中的厚度，或更特定而言，在1微米至10微米的范围中，或在1微米至5微米的范围中。在一些实施例中，层12可具有在2微米至10微米的范围中的厚度，例如，在2微米至5微米的范围中。如同图1a至图2k的实施例，层12可在后续处理步骤期间保护晶粒3a、3b(例如，晶粒边缘)。层12可用以在处理期间锁定及密封晶粒3a、3b。有利地，图3c的保护性第一层12可包含氧化硅，其对于在与薄化晶粒一样厚的较大氧化硅厚度中的使用原本可能太昂贵、耗时及/或有压力。在其他实施例中，第一层12可包含具有上文结合图1a至图1f所阐释的特性的材料中的任一者。
在图3d中，可将保护材料的第二层15沉积于第一层12上方。第二层15可厚于第一层12。第二层15可包含填充有填料粒子的填料材料(例如，聚合物)。举例而言，第二层可包含具有聚合基底层的复合材料，聚合基底层填充有直径在2nm至30nm的范围中的粒子。在一些实施例中，填料粒子可包含氧化硅或氮化硅粒子。填料粒子可增强第二层15的硬度，且可改良与第一层12及晶粒3a、3b的热匹配。复合第二层15可具有如上文所阐释的高玻璃转变温度(gtt)，例如，大于150℃、大于200℃、大于250℃或大于300℃。
因此，可有利的是选择具有高gtt的第二层15，例如，gtt大于100℃、大于150℃、大于200℃、大于250℃或大于300℃。在一些实施例中，对于交联材料，第一层的gtt可小于100℃，其限制条件为帕松比大于0.4且较佳地接近于0.5，例如，帕松比在0.25至0.8的范围中，且热分解温度大于250℃或大于300℃。
如上文所阐释，可重要的是选择具有高杨氏模数的劲及/或硬的第二层15，其具有相似于基板的热膨胀系数(例如，在硅或玻璃基板的状况下相似于硅或玻璃的热膨胀系数)的热膨胀系数，且其具有超过用以形成接合结构1的最高处理温度的玻璃转变温度或gtt。举例而言，在一些实施例中，第二层15可包含硅、无机氧化物、无机氮化物、无机碳化物或碳酸盐，例如，氧化硅、氮化硅、碳化硅、类钻碳(dlc)或其他类型的半导体材料及非半导体材料。在其他实施例中，可使用聚合物。举例而言，第二层15可包含聚酰亚胺或聚酰亚胺-酰胺。在一些实施例中，第二层125可包含
第二层15可包含填充第一层12中的空间或间隙以促进平坦化的填料层。第二填料层15可包含上文针对第一层12所叙述的类型的微粒。第二层15可具有在4微米至120微米的范围中的厚度，或更特定而言的，在8微米至45微米的范围中。如所展示，第二层15包含邻近于晶粒3a、3b(诸如在晶粒之间的间隙7中，其中多个晶粒横向地排列，如所展示)的第三部分16，及在晶粒3a、3b上方的第四部分17。
如同图1a至图1f的实施例，可部分地移除部分形成的结构1的背侧，例如，可使用(例如)平坦化或抛光(例如，cmp)程序来移除第二层15的部分及第一层12的部分。如图3e所展示，可移除第二层15的第四部分17，且可移除互连件10的部分以曝露互连件10的导电区域(例如，可移除远侧衬套部分9a)。在图3e中，第一层12的第一部分13可保持邻近于晶粒侧壁而安置，在所说明的实施例中安置于晶粒3a、3b之间的间隙7中，且第二层15的第三部分16可邻近于晶粒侧壁而安置，在所说明的实施例中安置于第一部分13的侧之间的间隙7中。第一层12的第二部分14的至少部分可保持安置于晶粒3a、3b上方及曝露互连件10及衬套9周围。如上文所阐释，第一层12的第二部分14可防止互连件10在平坦化期间横越晶粒3a、3b而涂抹。包括第一层12及第二层15的剩余部分(例如，第三部分16)的保护材料可在平坦化期间有益地保护晶粒3a、3b的拐角。在一些实施例(图中未示)中，连同互连件10的部分一起仅移除第二层15的第四部分17的部分以曝露互连件10的导电区域(例如，可移除远侧衬套部分9a)。在此组态中，在移除或平坦化程序之后，第二层15横向地环绕导电互连件10。
在图3f中，可制备结构1以用于与第二晶粒4a、4b直接接合，如上文所阐释。可将导电重布层36施加于第一晶粒3a、3b上方，例如，在第一层12的第二部分14上方及在第二层15的第三部分16上方。可将第二晶粒4a、4b与第一晶粒3a、3b直接接合。此外，如图3g至图3k所展示，可薄化及制备第二晶粒4a、4b以供后续直接接合，如结合图3a至图3e所阐释。在图3l中，可将第三晶粒30堆叠于第二晶粒4a、4b上且与第二晶粒4a、4b直接接合。可将任何合适数目个的整合装置晶粒堆叠及接合在一起以形成最终接合结构1。在一些其他应用中，可无需重布层，如在图3f中，可制备结构1以用于与第二晶粒4a、4b直接接合。第二晶粒4a、4b的互连特征可与第一晶粒3a、3b直接接合。
图3m说明相似于图3j所展示的接合结构的至少部分形成的接合结构1，惟在第二层15内可存在空隙37(例如，气穴)除外。空隙37可不负面地影响接合结构1或其总成的机械效能，且可有利地降低层压物中的有效应力，因此缩减结构1的弓曲。空隙37的存在可有利地降低总成的导电组件之间的介电质的k值且缩减寄生电容。相似地，在图3n中，第二层15可包含具有多个孔隙38的多孔材料。孔隙38可为有序的或随机的。在一些配置中，孔隙38可以网络连接结构而定向。在图3o中，在保护材料仅包含第一层12的相似于图1a至图2k的实施例中，第一层12可包含填充晶粒3a、3b之间的整个空间或间隙7的均质材料。在第一层12中可存在或可不存在空隙37。
有利地，图3a至图3o的实施例可使用包括第一层12(例如，氧化硅)的保护材料以保护在处理期间的晶粒3a、3b及在邻近晶粒3a、3b之间的第二层16的第三部分16。第二填料层15可包含任何合适材料(且可包括空隙或孔隙)以促进平坦化。相较于薄化晶粒3a、3b的厚度(其在较厚层中原本可能太昂贵及/或太有压力而不能应用)，使用第一层12作为衬套可以使得能够使用较薄氧化硅或其他相似材料。图3a至图3o的实施例在用于薄化晶粒3a、3b的目标厚度介于约2微米与240微米之间(例如，介于3微米与50微米之间)的情况下特别有用，但并不限于此情形。
图4a至图4k为根据又一实施例的用于形成接合结构1的方法的各种阶段的示意性侧视横截面图，其中晶粒3a、3b之间的介电层对称(或大致对称)且包括额外保护层。除非另有提到，否则图4a至图4k所展示的参考数字表示与图1a至图3o的类似编号组件相同或相似的组件。此外，结合图1a至图3o所揭示的程序、材料、功能性及结构中的任一者可用于图4a至图4k的实施例中。图4a至图4k的实施例大体上相似于上文结合图3a至图3k所揭示的实施例，除了保护材料包括施加于第二层15上方的额外保护层40以外。
举例而言，在图4a中，可将一个或多个第一晶粒3a、3b装配及直接接合至包含基板2的载体。在图4b中，可(例如)藉由蚀刻来部分地移除晶粒3a、3b的背侧18，以曝露互连件10及衬套9。在图4c中，可将保护材料(其包含薄衬套)的第一层12施加于薄化晶粒3a、3b的曝露背表面19上方及基板2上方。在图4d中，可将第二填料层15施加于第一层12上方。在图4e中，可部分地移除部分形成的结构1的背侧，例如，可自晶粒3a、3b上的第一层12上方移除第二层15的第四部分17，且亦可使第二层16的第三部分16邻近于晶粒3a、3b或在晶粒3a、3b之间部分地凹入于间隙7内。在一些实施例中，第二保护层15可包含具有0.4与0.5之间的帕松比的柔顺聚合层。可以各种方式(例如，藉由蚀刻)来移除第二层15。在其他实施例中，可藉由方向性或各向同性蚀刻来移除第二层15。在一些实施例中，亦可移除第一层12的部分。
然而，不同于图3a至图3o的实施例，保护材料可进一步包括施加于部分形成的接合结构1的背侧上方的额外或第三保护层40。举例而言，如图4f所展示，可将额外保护层40施加(例如，沉积)于第二层的第三部分16上方、第一层12的第二部分14上方以及曝露互连件10及衬套9周围。额外保护层40可与第一保护层12相似或相同。举例而言，在所说明的实施例中，第一层12及额外保护层40可包含硅或基底无机或有机介电材料。然而，上文针对第一层12所描述的材料中的任一者亦可用于额外保护层40。
有益地，额外保护层40可提供邻近于晶粒的对称保护材料，其可充当晶粒间介电层。在无额外层40的一些配置中，当抛光(例如，藉由cmp)结构1的背侧时，在晶粒3a、3b之间的区域中可存在表面凹陷，例如，在第二层15的第三部分16中的表面凹陷。举例而言，第二层15可包含不与第一或第三层一样硬的材料。抛光第二层15的第三部分16可造成可负面地影响晶粒的堆叠及接合的表面凹陷及/或可产生空隙或未对准。因此，提供额外保护层40可填入第二层15(其可硬)的第三部分16的凹入区域，且可保护第二层15免于表面凹陷且进一步保护晶粒3a、3b。此外，针对基板2上的晶粒3a、3b之间的空腔，保护材料的对称性提供了平衡的热膨胀系数(cte)。
因此，在图4f中，保护材料可包含第一层12(其可形成于晶粒3a、3b的侧壁及背表面19上方)、在晶粒3a、3b之间的第二层15的第三部分16，及提供于第三部分16的背侧及晶粒3a、3b上方的额外保护层40。在所说明的实施例中，可将额外保护层40施加于在晶粒3a、3b上的第一层12的第二部分14上方及第二层15的第三部分16上方。然而，在其他配置中，可将额外保护层40仅提供于第二层15的第三部分16上方，且可不沉积于第一层12或晶粒3a、3b上方。
在图4g中，可(例如)使用cmp来平坦化(例如，抛光)部分形成的结构1的背侧。平坦化可经组态以在额外保护层40上停止，且移除互连件10及衬套9的曝露部分，使得互连件10及衬套9与额外保护层40实质上齐平。在图4h中，可将第二晶粒4a、4b堆叠于第一晶粒3a、3b上且直接接合至第一晶粒3a、3b，如上文所阐释。图4i至图4k说明亦可以相似于结合图4a至图4g所描述的方式薄化及制备第二晶粒4a、4b以供直接接合。此外，熟习此项技术者鉴于本文中的揭示内容而应易于了解，可相似地堆叠额外(第三、第四等等)晶粒，且图4a至图4k的对称保护材料亦可包括第二材料15中的空隙，相似于图3m及图3n所说明的钥孔及孔隙。
图5a至图5i为根据另一实施例的用于形成接合结构1的方法的各种阶段的示意性侧视横截面图，其中在堆叠之前将多于两个介电层提供于晶粒上方。除非另有提到，否则图5a至图5i所展示的参考数字表示与图1a至图4k的类似编号的组件相同或相似的组件。此外，结合图1a至图4k所揭示的程序、材料、功能性及结构中的任一者可用于图5a至图5i的实施例中。图5a至图5i的实施例大体上相似于上文结合图3a至图4k所揭示的实施例，除了在薄化及堆叠的前将三个层施加于晶粒3a、3b上方以外。
如图5a所展示，可将第一晶粒3a、3b装配至包含基板2的载体及与该载体直接接合。晶粒3a、3b的初始厚度ti可厚于在一些配置中的厚度。举例而言，初始厚度ti可在30微米至1500微米的范围中，在200微米至1000微米的范围中，或在500微米至1000微米的范围中。如上文所阐释，本文中所揭示的方法可与为任何合适厚度的晶粒一起被利用。在图5b中，保护材料包括第一保护层12，其可在晶粒3a、3b被薄化之前沉积于晶粒3a、3b上方。如上，第一层12可薄于用于薄化晶粒的目标厚度，且可在后续处理期间保护晶粒3a、3b(例如，晶粒边缘)。在图5c中，保护材料亦包括第二填料层15，其可提供于第一层12上方。如图5c所展示，第二填料层15可不完全地填充或平坦化部分形成的结构1。实情为，如图5c所展示，在第二层15的部分之间可存在空间47。然而，第二填料层15的厚度可大于用于薄化晶粒的目标厚度。
为了平坦化部分形成的结构，在图5d中，可将第三填料层45提供于第二层15上方以填充留存于第二层15中的空间47。可将第三层45的第五部分48安置于空间47中。可将第三层45的第六部分49安置于第二层15上方，例如，在第二层15的第四部分17上方。第三层45可为任何合适材料。举例而言，第三层45可包含上文针对第一层12或第二层15所描述的任何合适材料。在图5e中，可至少部分地移除部分形成的结构1的背侧，例如，藉由研磨及/或抛光(例如，藉由cmp)。研磨或抛光可移除大多数或全部第三层45，以及第二层15及第一层12的部分。研磨或抛光可终止于衬套9的远侧部分9a处或附近。
转至图5f，可移除(例如，藉由回蚀)晶粒3a、3b的背侧18，以便曝露薄化晶粒3a、3b的背表面19。背侧18的移除可曝露互连件10及衬套9。在图5g中，可将额外保护层40(例如，诸如氧化硅的介电层)提供于部分形成的结构上方。举例而言，可将额外保护层40安置于第二层的第三部分16上方、第一层12的第一部分13的边缘上方、晶粒3a、3b的背表面19上方，以及衬套9及互连件10周围。在图5h中，可移除额外保护层40的部分及/或互连件10的部分以曝露互连件10的导电材料。举例而言，可抛光(例如，藉由cmp)部分形成的结构1以移除额外保护物40的上部分及衬套9的远侧部分9a。转至图5i，可制备第一晶粒3a、3b以供直接接合(如上文所阐释)，且可将第二晶粒4a、4b堆叠于第一晶粒3a、3b上且直接接合至第一晶粒3a、3b。可重复图5a至图5h的步骤以堆叠及接合任何合适数目个的整合装置晶粒以形成最终接合结构1。虽然序列取决于针对第一层12(衬套)、第二层15(填料)及额外保护层40(顶盖)所选择的材料及厚度而不同，但所得结构可相似于图4a至图4k的实施例中的对称保护材料。
图6a至图6e为用于形成多个晶粒3a至3c具有不同初始厚度ti的接合结构1的方法的各种阶段的示意性侧视横截面图。除非另有提到，否则图6a至图6e所展示的参考数字表示与图1a至图5i的类似编号组件相同或相似的组件。此外，结合图1a至图5i所揭示的程序、材料、功能性及结构中的任一者可用于图6a至图6e的实施例中。
在图6a中，可将多个第一晶粒3a至3c装配至且直接接合至包含基板2的载体。然而，不同于上文所说明的实施例，邻近晶粒3a至3c可具有不同初始厚度
转至图6b，可将包括第一层12的保护材料提供于晶粒3a至3c上方及基板2上方。如上文所阐释，第一层12可在处理期间保护晶粒。在图6c中，可将第二层15提供于第一层上方以辅助平坦化部分形成的结构1。如同图5a至图5i的实施例，第二层15可不完全地平坦化及填充第一层12中的间隙。因此，可将第三层45提供于第二层15上方以填充第二层15中的间隙且完成结构1的平坦化。虽然图6d中展示三个介电层12、15、45，但应了解，可提供额外介电层以平坦化部分形成的结构。相反地，第一及第二层可由单一保形或衬里保护层替换。
在图6e中，可部分地移除部分形成的结构1的背侧，例如，可藉由(例如)研磨、抛光及/或蚀刻来移除第三层45、第二层15及第一层12的部分。在所说明的实施例中，可在薄化之后提供互连件及衬套，如图2a至图2k所展示。然而，在其他实施例中，可在薄化之前形成互连件及衬套。在图6e的实施例中，晶粒3a至3c可具有大约相同的最终厚度tf，即使初始厚度tia、tib及tic可显著地不同。因此，有利地，本文中所揭示的实施例可以使得能够使用具有不同厚度的晶粒，且将此等晶粒并入至堆叠及接合结构1中。在一些实施例中，在基板或载体2上堆叠多个晶粒以形成接合结构之后，可自背侧(图中未示)薄化基板2且处理基板2以在贯通基板上方形成电耦接结构且在基板2中形成导电互连件10。可将基板单粒化成多个封装，其中每一封装包含一个或多个堆叠晶粒3a或堆叠晶粒3a、3b。可将单粒化堆叠晶粒或封装装配于另一基板、板或另一封装上。
图7a为说明根据一个实施例的用于形成接合结构的方法70的流程图。方法70可结合图1a至图6e的实施例而使用。在区块72中，可将第一单粒化整合装置晶粒装配至载体。如本文中所阐释，第一晶粒可包含任何合适类型的整合装置晶粒。在一些实施例中，晶粒可包含kgd，例如，可在装配之前测试晶粒。如本文中所阐释，在一些实施例中，可将晶粒直接接合至载体，例如，可合适地制备晶粒及载体以供接合。可在无介入黏着剂的情况下及在不施加外部压力的情况下将晶粒及载体的非导电及导电区域彼此直接接合。
转至区块74，在装配之后，可薄化第一整合装置晶粒。举例而言，在一些配置中，可蚀刻、研磨或抛光第一晶粒的背侧(其可与主动或前侧相对)以移除第一晶粒的部分。薄化第一晶粒可使能够使用呈低剖面封装配置的多个装置晶粒。此外，如本文中所阐释，在一些实施例中，可在薄化之前或在薄化之后在第一晶粒中形成互连件(例如，tsv)。在图1a至图6e的实施例中，可将保护材料(其可包括第一层12、第二层15、额外保护层40及第三层45中的一或多者的各种部分)施加于第一晶粒上方及安置于晶粒之间的载体的部分上方。可在薄化之前或在薄化之后提供保护材料。在各个实施例中，可将额外装置晶粒堆叠于第一晶粒上且连接至(例如，直接接合至)第一晶粒。
图7b为说明根据另一实施例的用于形成接合结构的方法76的流程图。方法76可结合图1a至图6e的实施例而使用。在区块77中，可将第一整合装置晶粒(其可被单粒化)装配至载体。如本文中所阐释，第一晶粒可包含任何合适类型的整合装置晶粒。在一些实施例中，晶粒可包含kgd，例如，可在装配之前测试晶粒。如本文中所阐释，在一些实施例中，可将晶粒直接接合至载体，例如，可合适地制备晶粒及载体以供接合。可在无介入黏着剂的情况下及在不施加外部压力的情况下将晶粒及载体的非导电及导电区域彼此直接接合。
转至区块78，在装配之后，可在第一整合装置晶粒的表面上提供包含第一层的保护材料。有益地，第一层可保护第一晶粒的边缘在平坦化或其他处理步骤期间免于碎裂。第一层可包含cte接近于第一晶粒的cte且具有相对高gtt的相对硬材料。可将第一层提供于第一晶粒的曝露背表面上方及邻近晶粒之间的载体的部分上方。如本文中所阐释，在一些实施例中，保护材料可包括安置于第一晶粒上方及/或邻近晶粒之间的空间中的额外层(诸如第二层15、第三层45及额外保护层40的部分)。
在区块79中，可平坦化第一层的至少一部分以移除第一整合装置晶粒的部分。举例而言，在一些实施例中，可使用化学机械抛光(cmp)技术以移除第一层中的一些，因此在一些实施例中可曝露互连件。在保护材料包含多个层的实施例中，可在平坦化期间部分地或全部地移除其他层。有利地，保护材料可在平坦化程序期间保护晶粒。如本文中所阐释，可将额外装置晶粒堆叠于第一整合装置晶粒上且连接至(例如，直接接合至)第一整合装置晶粒。
图8为根据各个实施例的并有一个或多个接合结构1的系统80的示意图。系统80可包含任何合适类型的电子装置，诸如移动电子装置(例如，智能型手机、平板计算装置、膝上型计算机等等)、桌面计算机、汽车或其组件、立体声系统、医疗装置、摄影机，或任何其他合适类型的系统。在一些实施例中，电子装置可包含微处理器、图形处理器、电子记录装置，或数字内存。系统80可包括机械及电连接至系统80(例如，藉助于一或多个主板)的一个或多个装置封装82。每一封装82可包含一个或多个接合结构1。图8所展示的接合结构1可包含上文结合图1a至图7b所展示及描述的接合结构1中的任一者。接合结构1可包括执行用于系统80的各种功能的一个或多个整合装置晶粒。
因此，本文中所揭示的实施例可有利地使能够在封装级下在单粒化之后薄化晶粒。使用包括第一保护层12的保护材料可有益地在抛光期间保护晶粒，且尤其是保护晶粒边缘。第一保护层12可在处理期间锁定及密封晶粒。此外，保护材料可进一步包括在第一层12的间隙之间的第二填料材料，其可有益地促进结构的平坦化。在一些实施例中，第三填料材料及实际上任何合适数目个的填料材料可用以促进结构的平坦化。在一些实施例中，第二填料材料可包括嵌入式填料粒子以改良填料材料的机械及热性质。在一些实施例中，可将额外保护层40提供于第二层15(或其他层)上方以提供抵抗表面凹陷且改良总良率的对称介电结构。在将单粒化晶粒装配于基板上之后的薄化亦可促进晶粒之后续堆叠及接合。
有利地，本文中所揭示的方法可使用具有任何合适初始厚度的晶粒，且邻近晶粒可具有不同厚度。此外，由于蚀刻的量可小于在其他程序中的量，故可缩减晶粒(例如，硅晶粒)的蚀刻时间。此外，在一些实施例中，由于可在形成互连件之前薄化晶粒，故亦可缩减用于抛光、镀敷及提供导电互连件的时间。
在一个实施例中，揭示一种用于形成一接合结构的方法。该方法可包含将一第一单粒化整合装置晶粒装配至一载体。该方法可包含在装配之后薄化该第一整合装置晶粒。该方法可包含在该第一整合装置晶粒的一曝露表面上提供包含一第一层的一保护材料。
在另一实施例中，揭示一种接合结构。该接合结构可包括一载体，及一第一整合装置晶粒，其具有装配至该载体的一上表面的一下表面。该第一整合装置晶粒可包含与该下表面相对的一上表面及在该第一整合装置晶粒的该上表面与该下表面之间的一侧表面。该接合结构可包含一保护材料，其包含具有安置于该第一整合装置晶粒的该侧表面上的一第一部分的一第一层，该第一层硬于该第一整合装置晶粒的侧表面。
在另一实施例中，揭示一种用于形成一接合结构的方法。该方法可包含将一第一整合装置晶粒装配至一载体。该方法可包含：在装配之后，在该第一整合装置晶粒的一表面上提供包含一第一层的一保护材料。该方法可包含平坦化该第一层的至少一部分以移除该第一整合装置晶粒的一部分。
出于概述所揭示的实施例及相比于先前技术所达成的优点的目的，本文中已描述某些目标及优点。当然，应理解，根据任何特定实施例，可未必达成所有此等目标或优点。因此，举例而言，熟习此项技术者将认识到，可以如本文中所教示或建议而达成或优化一个优点或一群优点而未必达成如本文中可能教示或建议的其他目标或优点的方式来体现或进行所揭示的实施方案。
所有此等实施例皆意欲在本发明的范围内。此等及其他实施例将自参考附图的实施例的以下详细描述而对于熟习此项技术者变得易于显而易见，权利要求并不限于所揭示的任何特定实施例。虽然本文中已揭示某些实施例及实例，但熟习此项技术者应理解，所揭示的实施方案超出特定揭示的实施例而延伸至其他替代性实施例及/或用途以及其明显修改及等效者。此外，虽然已详细地展示及描述若干变化，但基于本发明，其他修改对于熟习此项技术者将易于显而易见。亦预料到，可进行实施例的特定特征及态样的各种组合或子组合且其仍在该范围内。应理解，所揭示的实施例的各种特征及态样可彼此组合或取代，以便形成所揭示的实施方案的变化模式。因此，希望本文中所揭示的主题的范围不应受到上文所描述的特定揭示的实施例限制，而应仅藉由接下来的权利要求的公平阅读予以判定。
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