半导体存储装置及其驱动方法与流程

本申请享有以日本专利申请2017－172036号(申请日：2017年9月7日)为基础申请的优先权。本申请通过参照所述基础申请而包含基础申请的全部内容。

本发明的实施方式涉及一种半导体存储装置及其驱动方法。

背景技术：

近年来，提出了一种将存储单元晶体管三维集成的层叠型半导体存储装置。这种层叠型半导体存储装置中，是在半导体基板上交替层叠电极膜和绝缘膜设置层叠体，并设置贯穿层叠体的半导体柱。在电极膜和半导体柱的每个交叉部分形成有存储单元晶体管。然后，通过改变存储单元晶体管的阈值来存储数据，并通过判定存储单元晶体管的阈值来读出数据。这种层叠型半导体存储装置中，若将用于提升集成度的半导体柱微细化，可以预见读出动作时的接通电流减少，数据读出变得困难。

技术实现要素：

本发明的实施方式提供一种读出动作时的接通电流大的半导体存储装置及其驱动方法。

实施方式的半导体存储装置具备第1配线、第2配线、第1nand串及第2nand串、以及驱动电路，所述第1nand串及第2nand串共用通道且在所述第1配线和所述第2配线之间相互并联连接。所述第1及第2nand串分别具有相互串联连接的多个存储单元晶体管。所述驱动电路在从属于所述第1nand串的所述多个存储单元晶体管中的第1存储单元晶体管读出值时，对属于所述第1nand串的所述多个存储单元晶体管中、除了所述第1存储单元晶体管以外的第2存储单元晶体管的栅极施加第1电位，对属于所述第2nand串的所述多个存储单元晶体管中、和所述第1存储单元晶体管对向的第3存储单元晶体管的栅极施加第2电位，并对属于所述第2nand串的所述多个存储单元晶体管中、和所述第2存储单元晶体管对向且不和所述第3存储单元晶体管邻接的第4存储单元晶体管的至少一个栅极施加所述第1电位，使所述第1存储单元晶体管的栅极电位在所述第2电位和所述第1电位之间摆动。所述第2电位和所述第1配线的电位的电位差的绝对值，小于所述第1电位和所述第1配线的电位的电位差的绝对值。

实施方式的半导体存储装置的驱动方法驱动以下半导体存储装置，所述半导体存储装置包含共用通道且在第1配线和第2配线之间相互并联连接的第1nand串及第2nand串，所述第1及第2nand串分别包含相互串联连接的多个存储单元晶体管。所述驱动方法中，当从属于所述第1nand串的所述多个存储单元晶体管中的第1存储单元晶体管读出值时，对属于所述第1nand串的所述多个存储单元晶体管中、除了所述第1存储单元晶体管以外的第2存储单元晶体管的栅极施加第1电位，对属于所述第2nand串的所述多个存储单元晶体管中、和所述第1存储单元晶体管对向的第3存储单元晶体管的栅极施加第2电位，并对属于所述第2nand串的所述多个存储单元晶体管中、和所述第2存储单元晶体管对向且不和所述第3存储单元晶体管邻接的第4存储单元晶体管的至少一个栅极施加所述第1电位，使所述第1存储单元晶体管的栅极电位在所述第2电位和所述第1电位之间摆动。所述第2电位和所述第1配线的电位的电位差的绝对值，小于所述第1电位和所述第1配线的电位的电位差的绝对值。

附图说明

图1是表示第1实施方式的半导体存储装置的俯视图。

图2是表示第1实施方式的半导体存储装置的俯视图。

图3是图2所示的a－a′线的剖视图。

图4是表示第1实施方式的半导体存储装置中的存储器部的电路图。

图5是表示第1实施方式的半导体存储装置的驱动方法的电路图。

图6是表示第2实施方式的半导体存储装置的驱动方法的电路图。

具体实施方式

(第1实施方式)

下面，说明第1实施方式。

图1是表示本实施方式的半导体存储装置的俯视图。

图2是表示本实施方式的半导体存储装置中的存储器部的俯视图。

图3是图2所示的a－a′线的剖视图。

图4是表示本实施方式的半导体存储装置中的存储器部的电路图。

另外，各图是示意图，描绘时适当地进行了夸张和省略。例如，将各构成要素描绘地比实际少且大。此外，各图之间的构成要素数和尺寸比等未必一致。

如图1所示，本实施方式的半导体存储装置1中设有硅基板10。在硅基板10的上表面，设定着存储器部11和驱动电路部12。

如图2及图3所示，在存储器部11中，在硅基板10上设有层叠体20。下面，本说明书中为了便于说明而采用xyz正交坐标系。将从硅基板10朝向层叠体20的方向称为“上”，将其反方向称为“下”，不过这种表现是为了便于说明，和重力方向并无关系。并且，将上、下统称为“z方向”。此外，将和z方向正交且相互正交的2个方向称为“x方向”及“y方向”。驱动电路部12配置在存储器部11的侧方、即x方向侧及y方向侧。

此外，本说明书中，所谓“硅基板”是指以硅(si)为主成分的基板。其他构成要素也是一样的，当构成要素的名称中包含材料名时，其构成要素的主成分就是它的材料。此外，一般来说硅是半导体材料，所以只要未特别说明，硅基板就是半导体基板。其他构件也是一样的，原则上其构件的特性反映主成分的特性。

在层叠体20中设有多根字线21。各字线21沿着x方向延伸。也就是说，各字线21在x方向上的长度比在y方向上的长度、和z方向上的长度长。多根字线21沿着y方向和z方向呈矩阵状排列。

在多根字线21中、在y方向上相邻的2根字线21之间，设有柱状构件22。柱状构件22的形状是中心轴沿着z方向延伸的大体圆柱形。柱状构件22在z方向上的长度比x方向上的长度、和y方向上的长度长。在x方向上相邻的柱状构件22之间，设有绝缘构件23。此外，在x方向上相邻的绝缘构件23之间的若干处，设有绝缘构件24。绝缘构件23及24是由例如硅氧化物(sio)形成。

在z方向上，柱状构件22、绝缘构件23及绝缘构件24的长度大体上和层叠体20的高度相等，例如柱状构件22、绝缘构件23及绝缘构件24分别贯穿层叠体20。在y方向上相邻的2根字线21之间，柱状构件22、绝缘构件23及绝缘构件24排列成一列且彼此相接。由此，利用沿着x方向排列成一列的柱状构件22、绝缘构件23及绝缘构件24，形成沿着xz平面扩展的1个壁状构件28。

在z方向上相邻的字线21之间，设有绝缘膜25。绝缘膜25由例如硅氧化物形成。由此，在层叠体20内，字线21和绝缘膜25沿着z方向交替排列。利用沿着z方向交替排列成一列的字线21及绝缘膜25，形成沿着xz平面扩展的1个壁状构件29。壁状构件28和壁状构件29沿着y方向交替排列。

在柱状构件22，设有包含例如硅氧化物的核心构件30。核心构件30的形状是中心轴沿着z方向延伸的大体圆柱形。在核心构件30的周围，设有包含例如硅的硅柱31。在硅柱31的周围，设有穿隧绝缘膜32。穿隧绝缘膜32是通常为绝缘性，若从驱动电路部12被施加特定电压则会流通穿隧电流的膜，例如是由单层氧化硅膜、或氧化硅层、氮化硅层及氧化硅层依次层叠而成的ono膜。

在穿隧绝缘膜32的周围，设有电荷储存膜33。电荷储存膜33是有储存电荷的能力的膜，例如由包含电子捕获点的绝缘材料形成，例如由硅氮化物(sin)形成。在电荷储存膜33的周围，设有阻挡绝缘膜34。阻挡绝缘膜34是即便从驱动电路部12被施加电压实质上也不会通电的膜。阻挡绝缘膜34例如是由单层氧化硅膜、或氧化硅层及氧化铝层形成的层叠膜。

硅柱31、穿隧绝缘膜32、电荷储存膜33及阻挡绝缘膜34配置在核心构件30的侧面上的大致整体，其形状为大体圆筒形。硅柱31的下端连接硅基板10。

此外，在层叠体20上，设有绝缘膜41，在绝缘膜41内设有插塞42。在绝缘膜41上，设有沿着y方向延伸的位线43。位线43经由插塞42而连接硅柱31的上端。另外，在图2中，省略绝缘膜41、插塞42及位线43的图示。

由此，如图4所示，在各字线21和各硅柱31之间配置电荷储存膜33，构成存储单元晶体管36。各存储单元晶体管36中，字线21成为栅极，硅柱31成为包含通道的基体，穿隧绝缘膜32及阻挡绝缘膜34成为栅极绝缘膜，电荷储存膜33成为电荷储存构件。此外，在最上段或者从最上段往下数多段的字线21和硅柱31之间，构成上部选择晶体管37。另一方面，在最下段或者从最下段往上数多段的字线21和硅柱31之间，构成下部选择晶体管38。

结果，多个存储单元晶体管36沿着各硅柱31串联连接，构成2列nand串39。在各nand串39的上部设置上部选择晶体管37，在各nand串39的下部设置下部选择晶体管38。

各nand串39的下端连接硅基板10，各nand串39的上端连接位线43。由此，2根nand串39在硅基板10和1根位线43之间并联连接。2根nand串39共用1根硅柱31作为通道。

另一方面，如图1所示，在驱动电路部12中，在硅基板10上设有层间绝缘膜(未图示)。层间绝缘膜覆盖层叠体20的端部。层叠体20的端部是每隔1根字线21形成1个阶面的阶段状。在驱动电路部12中，在硅基板10的上层部分及层间绝缘膜内形成晶体管及电阻等电路元件以及配线及通孔等导电构件，由此构成驱动电路50。驱动电路50对硅基板10、字线21及位线43施加特定电位。

结合则，说明本实施方式的半导体存储装置的驱动方法。

图5是表示本实施方式的半导体存储装置的驱动方法的电路图。

如图4所示，在本实施方式的半导体存储装置1中，在电荷储存膜33储存着负电荷、即储存着电子的存储单元晶体管36的阈值，比电荷储存膜33中未储存负电荷的存储单元晶体管36的阈值高。利用这一现象，通过向任意的存储单元晶体管36的电荷储存膜33注入电子，可以向该存储单元晶体管36写入值。此外，通过判定存储单元晶体管36的阈值，可以从该存储单元晶体管36中读出值。而且，通过使电荷储存膜33中储存的电子消失，可以删除存储单元晶体管36的值。

说明本实施方式的半导体存储装置1的读出动作。

在读出动作中，驱动电路50通过评估某个存储单元晶体管36的电荷储存膜36中储存的电荷量，来判定向该存储单元晶体管36中写入的值。

下面，如图5所示，为了便于说明，对一些存储单元晶体管36单独附加名称及符号，以区别于其他存储单元晶体管36。

将作为数据读出对象的存储单元晶体管36称为“选择单元36a”。将和选择单元36a属于同一nand串39的其他存储单元晶体管36称为“非选择单元36b”。从选择单元36a观察，非选择单元36b配置在z方向。将属于和选择单元36a及非选择单元36b所属的nand串39共用硅柱31的其他nand串39的存储单元晶体管36中、和选择单元36a对向的存储单元晶体管36、即三个方向上的位置和选择单元36a相同的存储单元晶体管36称为“对向单元36c”。从选择单元36a观察，对向单元36c配置在y方向。将属于所述其他nand串39的存储单元晶体管36中、和非选择单元36b对向的存储单元晶体管36称为“斜位置单元36d”。从各非选择单元36b观察，各斜位置单元36d配置在y方向，从对向单元36c观察，各斜位置单元36d配置在z方向。

换句话说，选择单元36a及非选择单元36b所属的nand串39、和对向单元36c及斜位置单元36d所属的nand串39成对，共用1根硅柱31作为通道。

在读出动作时，驱动电路50对非选择单元36b的字线21施加读出电位vread。读出电位vread是比如无论电荷储存膜33中是否储存电荷，硅柱31中和该电荷储存膜33对向的部分都变成导通状态的电位，例如7～9v(伏特)。由此，即便有写入的值，非选择单元36b也会变成导通状态。

驱动电路50对对向单元36c的字线21施加反电位vcount。反电位vcount是比如无论电荷储存膜33中是否储存电荷，硅柱31中和该电荷储存膜33对向的部分都变成非导通状态的电位，比读出电位vread低，例如为接地电位、即0v。由此，即便有写入的值，对向单元36c也会变成非导通状态。

驱动电路50对斜位置单元36d的字线21施加读出电位vreadc由此，即便有写入的值，所述多个斜位置单元36d也会变成导通状态。此外，通过和这些字线21的电容耦合，硅柱31的电位、即基体电位升压，例如约+1v。

驱动电路50对上部选择晶体管37的字线21、及下部选择晶体管38的字线21施加接通电位vcc。由此，上部选择晶体管37及下部选择晶体管38变成导通状态。此外，驱动电路50施加硅基板10的接地电位gnd，对位线43施加正的位线电位vbl。反电位vcount和硅基板10的电位的电位差的绝对值，比读出电位vread和硅基板10的电位的电位差的绝对值小。

这样，上部选择晶体管37及下部选择晶体管38变成导通状态，硅柱31中相当于非选择单元36b的部分、及相当于斜位置单元36d的部分也变成导通状态，相当于对向单元36c的部分变成非导通状态，位线43和硅基板10之间被施加电压(vbl)。结果，依赖于选择单元36a的导通状态，从位线43朝向硅基板10在硅柱31内流通电流。将这个电流称为“接通电流icell”。接通电流icell的大小依赖于选择单元36a的阈值。

在此状态下，驱动电路50对选择单元36a的字线21施加检测电位vsense。驱动电路50使检测电位vsense例如在接地电位和读出电位vread附近摆动。即，vcount＜vsense＜vread。并且，驱动电路50通过测定接通电流icell的变化，判定选择单元36a的阈值，读出写入到选择单元36a的值。即，驱动电路50评估电荷储存膜33中储存的电荷量。

接着，说明本实施方式的效果。

在本实施方式中，读出动作时，驱动电路50对斜位置单元36d的字线21施加读出电位vread。由此，通过和这些字线21的电容耦合，硅柱31的电位升压。结果，和斜位置单元36d对向的非选择单元36b的表观上的阈值下降，接通电流icell变大。将这一效果称为“基体效应”。另一方面，驱动电路50对对向单元36c的字线21施加反电位vcount，所以选择单元36a的外观上的阈值变动得到抑制。

此外，通过驱动电路50对斜位置单元36d的字线21施加读出电位vread，斜位置单元36d变成导通状态。结果，除了非选择单元36b，斜位置单元36d也变成接通电流的路径。由此，接通电流icell增加。这时，驱动电路50对对向单元36c的字线21施加反电位vcount，因此对向单元36c变成非导通状态。结果，在硅柱31的由选择单元36a及对向单元36c共用的部分，接通电流始终在选择单元36a侧流动，因此能够准确地判定选择单元36a的阈值，而不受写入对向单元36c的值的影响。由此，可抑制误读出。

这样，根据本实施方式，可抑制对选择单元36a的阈值造成的影响，并增大读出动作时的接通电流icell。结果，即便硅柱31微细化，也能精度良好地读出写入存储单元晶体管36的数据。

(第2实施方式)

接着，说明第2实施方式。

本实施方式和所述第1实施方式相比，读出动作的方法不同。

图6是表示本实施方式的半导体存储装置的驱动方法的电路图。

如图6所示，在本实施方式的半导体存储装置2中，将斜位置单元36d进一步分成2个组。具体来说，将斜位置单元36d中配置在对向单元36c旁边的存储单元晶体管36称为“邻接单元36e”。此外，将斜位置单元36d中、邻接单元36e以外的存储单元晶体管36称为“非邻接单元36f”。

驱动电路50在读出动作时对邻接单元36e的字线21不施加读出电位vread而是施加反电位vcount。此外，驱动电路50对非邻接单元36f的字线21施加读出电位vread。

在本实施方式中，读出动作时驱动电路50对邻接单元36e的字线21施加反电位vcount，由此能够更确切地防止硅柱31(参照图2及图3)中相当于选择单元36a的部分升压，更准确地判定选择单元36a的阈值。即，能够抑制对选择单元36a的基体效应。

本实施方式的所述以外的构成、动作及效果是和所述第1实施方式一样的。

另外，在本实施方式中，示出的例子是将对向单元36c的上下侧各1个存储单元晶体管36作为邻接单元36e，对这些邻接单元36e的字线21施加反电位vcount，但并不限定于此。也可以在对向单元36c的上下侧的至少一侧，将多个存储单元晶体管36作为邻接单元36e，并对这些字线21施加反电位vcount。由此，能够更确切地防止选择单元36a的基体电位上升，更确切地执行对选择单元36a的读出动作。但施加反电位vcount的邻接单元36e越增加，对非选择单元36b的基体效应变得越小。此外，由于导通状态的非邻接单元36f的数量减少，所以接通电流icell的电流路径变细。因此，接通电流icell减少。

此外，在本实施方式中，示出的例子是用绝缘材料形成电荷储存膜33，将电荷储存膜33的形状设为围住硅柱31的筒状，但并不限定于此。例如，也可以用例如多晶硅等导电材料形成电荷储存膜33，在字线21和硅柱31的每个交叉部分分断电荷储存膜33。由此，对每个存储单元晶体管36设置和周围绝缘的1个电荷储存膜33。结果，存储单元晶体管36的数据保持特性提升。

此外，本实施方式中，示出的例子是将驱动电路50设置在存储器部11的侧方配置的驱动电路部12内，但并不限定于此。驱动电路50也可以设置在硅基板10和层叠体20之间。这种情况下，在硅基板10上设置层间绝缘膜，在层间绝缘膜上设置源极线，在源极线上设置层叠体20。然后，在硅基板10的上层部分及层间绝缘膜内形成驱动电路50。此外，硅柱31并不连接硅基板10而是连接源极线。并且，在读出动作时，对源极线施加接地电位gnd。通过将驱动电路50配置在硅基板10和层叠体20之间，能够实现半导体存储装置的更进一步小型化。

根据以上说明的实施方式，能够实现读出动作时的接通电流大的半导体存储装置及其驱动方法。

以上，对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提示的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，且在不脱离发明主旨的范围内可以进行各种省略、置换、变更。这些实施方式或其变形包含于发明的范围及主旨，且包含在权利要求书的范围所记载的发明及其等价物的范围。

[符号的说明]

1、2：半导体存储装置

10：硅基板

11：存储器部

12：驱动电路部

20：层叠体

21：字线

22：柱状构件

23：绝缘构件

24：绝缘构件

25：绝缘膜

28：壁状构件

29：壁状构件

30：核心构件

31：硅柱

32：穿隧绝缘膜

33：电荷储存膜

34：阻挡绝缘膜

36：存储单元晶体管

36a：选择单元

36b：非选择单元

36c：对向单元

36d：斜位置单元

36e：邻接单元

36f：非邻接单元

37：上部选择晶体管

38：下部选择晶体管

39：nand串

41：绝缘膜

42：插塞

43：位线

50：驱动电路

gnd：接地电位

icell：接通电流

vbl：位线电位、

vcc：接通电位

vcount：反电位

vread：读出电位

vsense：摆动电位