本发明是关于一种半导体装置，且特别关于一种具有测试垫的半导体装置。
背景技术：
：：现代的电子装置中广泛使用集成电路(integratedcircuit，ic)，例如个人电脑、移动电话、数码相机等。其中集成电路的制造工艺主要可分为三个阶段，包括：(1)制造硅晶片、(2)制作集成电路及(3)封装集成电路。在封装集成电路时需先通过晶片上的切割道(scribeline)将晶片分割为较小的芯片，从而进行随后的封装步骤。然而，当芯片数量增加时，切割晶片所需的时间亦随的增加。传统切割道上的测试垫容易磨损切割晶片用的切割刀，不仅磨损后较钝的切割刀容易使切割时产生裂痕，进而降低切割晶片时的良品率，且晶片切割速度亦随的降低。过长的切割时间会造成切割时发生不想要的化学反应，且亦会降低产能。因此，需要一种可改进分割速度且增加制造良品率的半导体装置。技术实现要素：本发明提供一种半导体装置，以增加制造良品率。本发明实施例包括一种半导体装置，包括：基板、位于基板上的介电层、位于介电层中的引线孔以及位于介电层上的测试垫，其中测试垫于其俯视图中包括：至少三个第一导电带，第一导电带彼此间隔开且排列在不同行上，其中第一导电带通过第一导电条电性及物理连接，第一导电条在不同行间以交错的方式排列；其中引线孔设置在第一导电带下。本发明实施例的半导体装置，其包括一种测试垫结构。上述测试垫可具有三条或以上的导电带及在上述导电带间的多个导电条，其中在不同行间的导电条交错地排列。通过上述排列方式，可降低晶片分割时产生的裂痕传播进入芯片中，进而可增加晶片分割的良品率。此外，由于在上述导电带间填充有延展性较差的介电材料，因而可使分割晶片时的难度降低，进而增加分割晶片的速度以及降低其成本。附图说明以下将配合所附图式详述本发明的实施例。应注意的是，实施例的各种特征并未按照比例绘示且仅用以说明例示。事实上，可任意地放大或缩小器件的尺寸，以清楚地表现出本发明的特征。图1是根据本发明实施例绘示的具有测试垫的半导体装置的俯视图。图2是根据本发明实施例绘示的具有测试垫的半导体装置的放大图。图3是根据本发明实施例绘示的具有测试垫的半导体装置的放大图。图4a、图4b及图4c是根据图3中分别沿a-a、b-b及c-c剖面线绘示的剖面图。图5a为图3中测试垫的放大图。图5b及图5c为根据本发明实施例绘示的测试垫结构下方的导线结构的俯视图。附图标号10～基板12～芯片14～测试垫16～测试键18～切割道20～引线孔22～切割道24～测试垫24a～第一导电带24b～第一导电条30～引线孔32～导电层32a～第二导电带32b～第二导电条34～介电材料34a、34a’～顶面36～钝化层38～开口40～导电层40a～第三导电带40b～第三导电条a-a、b-b～剖面l1、l2、l3、l4～长度t1、t2～厚度w1、w2、w3、w4、w5、w6、w7～宽度x、y、z～座标具体实施方式以下公开许多不同的实施方法或是例子来实行所提供的标的的不同特征。当然这些实施例仅用以例示，且不该以此限定本发明的范围。举例来说，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间有特定的关系。此外，其中可能用到与空间相关用词，例如“下方”、“较低的”及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)器件或特征与另一个(些)器件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时，则其中所使用的空间相关形容词也将依转向后的方位来解释。如图1所示，提供了晶片10，并在晶片10上定义多个芯片12、测试垫14以及测试键(testkey)16，在一些实施例中，测试垫14及测试键16以交互排列的方式设置在芯片12间的切割道18中。晶片接受测试(waferacceptabletest，wat)是一种常用的在分割晶片之前测试晶片有无缺陷的方法。在晶片接受测试时，可使用电连接到测试键16的测试垫14以测量测试键16的电性，从而可确保半导体制造工艺的稳定性及晶片的品质，从而提高良品率。图2是图1中切割道18的局部放大图。切割道18具有宽度w1。测试垫14具有宽度w2，且其下方具有数个引线孔20，其大抵沿测试垫14的周围设置，并与测试垫14电性及物理连接。在图2的实施例中，整个测试垫14是由一整块金属所形成。因此当切割晶片产生裂痕时，裂痕会倾向沿着同样的方向传播，因而裂痕容易直接裂进晶片中，破坏晶片结构，造成良品率降低。此外，由于金属的延展性较好，因此现在切割测试垫14时需要花费较长的时间。特别是当芯片尺寸降低或数量增加时，过长的切割时间可能会造成切割时发生不想要的化学反应。图3是根据本发明另一实施例绘示的测试垫的局部放大图。在切割道22上具有测试键16及测试垫24，其中切割道23具有宽度w3，测试垫24具有宽度w4。与图2实施例中的测试垫14不同的是，测试垫24包括大抵沿x方向延伸的多个第一导电带24a及大抵沿y方向延伸的多个第一导电条24b，其中x方向为切割方向。在第一导电带24a下设置有引线孔30，且在单一个第一导电带24a下设置有多个引线孔30，但在第一导电条24b下并无设置引线孔。在第一导电带24a及第一导电条24b间填充有介电材料34。应注意的是，在不同第一导电带24a间的第一导电条24b交错地排列。与测试垫14比较，因测试垫24填充有介电材料，会将切割时裂开的方向限制在x方向，进而降低裂痕裂进晶片中的机率，因此也可有效降低切割时间。在图3的实施例中，由于切割晶片时的裂痕会倾向沿着延展性较差的介电材料34传播，且测试垫24的第一导电带24a间的第一导电条24b交错地排列，使得分割晶片时所产生的裂痕不会倾向朝同一方向传播，所以本案测试垫24的结构可防止裂痕直接穿过测试垫24进入芯片中，因而可提升分割晶片时的良品率。此外，由于在第一导电带24a及第一导电条24b间填充有较脆的介电材料34，从而使切割时碰到的阻力变小，进而让切割变得更加容易，以增加分割晶片时的速度并减缓切割刀的磨损，从而降低生产成本。此外，由于这种结构防止了裂痕的传播，因而不须使用较宽的切割道来防止裂痕传播至芯片内部，所以可缩小测试垫的宽度w4。因此，测试垫24较小的宽度w4可连带降低切割道22的宽度w3，使其小于切割道18的宽度w1。因此，测试垫24的结构可增加晶片上的可使用空间。应注意的是，相邻两个第一导电带24a的间距w5会小于用于晶片接受测试的探针头(未绘示)直径。举例来说，间距w5小于探针头直径的1/3至1/2，其中探针头直径介于10μm及20μm之间。因此可允许探针头直接接触第一导电带24a，进而确保晶片接受测试的可行性。可由导电材料形成测试垫24，如铝、铜或其合金等。可使用合适的底板(未绘示)，并通过光刻(例如，对导电材料层进行曝光及显影制造工艺)及刻蚀制造工艺以形成图案化的测试垫14及24。介电材料34可包括一种或多种介电材料，如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane)、磷硅酸盐玻璃(phosphosilicateglass，psg)、硼磷硅酸盐玻璃(borophosphosilicateglass，bpsg)、氟硅酸盐玻璃(fluorosilicateglass，fsg)、氢倍半硅氧烷(hydrogensilsesquioxane，hsq)或其他合适的介电材料。图4a、图4b及图4c分别为沿着图3中的剖面线a-a、b-b及c-c绘示的晶片10的剖面图。图4a包括了测试垫24以及位于其下的导电层32(第一导电层)及导电层40(第二导电层)，以及电连接测试垫24、导电层32及导电层40的引线孔30，其中测试垫24的厚度t1可大于导电层32的厚度t2，且导电层32的厚度t2与导电层40的厚度t3大抵相同。举例来说，厚度t1可介于约800nm至约1000nm的范围，厚度t2及t3可介于约200nm至约300nm的范围。且晶片10可包括不只一层导电层32及导电层40，视设计需求而定。介电材料34亦设置在测试垫24、导电层32及导电层40间。在测试垫24上形成有钝化层36以及开口38。如图4a及图4b所示，可在测试垫24上沉积氮化物、氧化物、氮氧化物、其他合适的介电材料或上述的组合，且通过如光刻及刻蚀形成钝化层36，但本发明实施例并不以此为限。如图4a所示，钝化层36的尺寸小于测试垫24的尺寸，以通过开口38露出测试垫24，进而允许进行晶片接受测试时，探针头可经由开口38直接接触测试垫24以测量测试键16的电性，进而提升晶片接受测试的稳定性。如图4b所示，介电材料34的顶面可为平坦顶面34a，但本发明并不以此为限。根据设计需求，可调整制造工艺以使得介电材料34具有向下凹陷的顶面34a’(如图4b虚线所示)。如图4c所示，于x方向上，测试垫24具有长度l3，且测试垫24未被钝化层36所覆盖的区域(即进行晶片接受测试时探针头接触的地方)具有长度l4，其中长度l3的长度范围介于50μm至70μm间，长度l4的范围介于40μm至60μm间，且长度l4对l3的比值可介于约0.9至约1间。可由导电材料形成引线孔30、导电层32及导电层40，如铝、铜或其合金等，其中导电层32及导电层40的材料可与测试垫24不同，而导电层32及导电层40的材料可彼此相同。可通过一或多道刻蚀制造工艺，利用图案化的底板层(未绘示)，使用如光刻及刻蚀等合适制造工艺，以在介电材料34中形成引线孔开口(未绘示)，随后在介电材料34上形成导电层32及导电层40并填充引线孔开口以形成引线孔30。可使用任何合适的沉积制造工艺(如化学气相沉积、物理气相沉积或原子层沉积等)形成引线孔30、导电层32及导电层40。图5a是图3中测试垫24的放大图。第5b及5c图为分别为导电层32及导电层40的俯视图。在图5b中，导电层32包括三条第二导电带32a及多个第二导电条32b，及设置在第二导电带32a及第二导电条32b间的介电材料34。在图5c中，导电层40包括三条第三导电带40a及多个第三导电条40b，及设置在第三导电带40a及第三导电条40b间的介电材料34。在测试垫24及导电层32下设置有多个个引线孔30。其中第二导电带32a及第三导电带40a、第二导电条32b及第三导电条40b、介电材料34的材料与制造工艺分别与第一导电带24a、第一导电条24b及介电材料34的材料与制造工艺大致相同。第二导电带32a及第三导电带40a具有与第一导电带24a相同的长度l1及宽度w6，第二导电条32b及第三导电条40b具有与第一导电条24b相同的长度l2及宽度w7，其中宽度w6大于宽度w7，长度l2等同两导电带间的间距w5。举例来说，宽度w6及宽度w7分别可具有约10μm至约15μm的范围以及约0.5μm至约1μm的范围，且宽度w6对w7的比值可介于约10至约30的范围。此外，整个第一导电带24a、第二导电带32a及第三导电带40a的宽度w6均大抵相同。如图5b所示，引线孔30设置在第二导电带32a下，且单个第二导电带32a下设置有多个引线孔30。虽然在图5c中的第三导电带40a下未绘示引线孔30，但本发明并不以此为限。在单个第三导电带40a下亦可具有多个引线孔30，视设计需求而定。第二导电带32a及第三导电带40a朝x方向延伸，第二导电条32b及第三导电条40b大抵朝向y方向延伸并各自交错排列。换句话说，第一导电带24a、第二导电带32a及第三导电带40a在晶片10上的投影大抵互相重合。由于不同行中的第二导电条32b及第三导电条40b各自交错地排列，藉此可改变分割晶片时产生的裂痕方向，进而防止裂痕直接进入芯片中造成良品率降低。在一些实施例中，第一导电带24a、第二导电带32a及第三导电带40a在晶片10上的投影(沿z方向)大抵互相重合，但第一导电条24b在晶片10上的投影不与第二导电条32b重合而是交错设置，而第一导电条24b及第三导电条40b在晶片10上的投影大抵重合，如图5a-图5c所示。然而，本发明并不以此为限。举例来说，第一导电条24b与第二导电条32b在基板上的投影亦可大抵重合，或第一导电条24b及第三导电条40b在基板上的投影亦可交错设置。测试垫24的上视轮廓与导电层32及导电层40的上视轮廓在z方向的投影大致重合。图5a-图5c中的导电带及导电条的数量仅为示例性的，而非用于限制。举例来说，测试垫24亦可具有3条以上的第一导电带24a(如4条、5条等)，且在不同行间亦可具有4条以上的第一导电条24b(如5条、6条等)，导电垫32及导电垫40亦可具有3条以上的第二导电带32a及第三导电带40a(如4条、5条等)，且在不同行间亦可具有4条以上的第二导电条32b及第三导电条40b(如5条、6条等)，且第一导电条24b、第二导电条32b及第三导电条40b的数目可以不相同，视设计需求而定。于另一实施例中，亦可使用未图案化的导电层以取代图案化的导电层32或导电层40。综上所述，本发明实施例提供了一种半导体装置，其包括一种测试垫结构。上述测试垫可具有三条或以上的导电带及在上述导电带间的多个导电条，其中在不同行间的导电条交错地排列。通过上述排列方式，可降低晶片分割时产生的裂痕传播进入芯片中，进而可增加晶片分割的良品率。此外，由于在上述导电带间填充有延展性较差的介电材料，因而可使分割晶片时的难度降低，进而增加分割晶片的速度以及降低其成本。上述内容概述许多实施例的特征，因此任何本领域技术人员，可更加理解本发明的各面向。任何本领域技术人员，可无困难地以本发明为基础，设计或修改其他制造工艺及结构，以达到与本发明实施例相同的目的及/或得到相同的优点。任何本领域技术人员也应了解，在不脱离本发明的精神及范围内做不同改变、代替及修改，如此等效的创造并没有超出本发明的精神及范围。当前第1页12当前第1页12