专利名称：半导体制作工艺的制作方法
技术领域：
本发明涉及一种半导体制作工艺，特别是涉及一种采用热处理制作工艺，以使鳍状结构的侧壁更平整的半导体制作工艺。
背景技术：
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能，目前已逐渐发展出各种鳍状场效晶体管元件(Fin-shaped field effect transistor, FinFET)。鳍状场效晶体管元件包含以下几项优点。首先，鳍状场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性；其次，由于鳍状结构的立体形状增加了栅极与单晶硅的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced Barrier Lowering, DIBL)效应以及短通道效应(short channel effect);此外， 由于同样长度的栅极具有更大的通道宽度，因此也可增加源极与漏极间的电流量。
详细而言，鳍状场效晶体管元件中的鳍状结构的形成方法一般以进行一蚀刻光刻制作工艺，图案化于基底上的掩模层。再将图案化的掩模层作为硬掩模以将图案转移至基底，而于基底上形成至少一鳍状结构。然而，以蚀刻光刻制作工艺所形成的鳍状结构的侧壁，其表面不平整并具有许多蚀刻所造成的缺陷，而导致品质不佳的通道区域且后续欲形成于其上的介层无法紧密覆盖，因而降低形成于其上的半导体结构的电性品质。发明内容
本发明的目的在于提供一种半导体制作工艺，其进行一热处理制作工艺(尤其是一大于1200°C的热处理制作工艺)，以于鳍状结构的侧壁形成一熔融层，以使鳍状结构的侧壁更平整。
本发明提供一种半导体制作工艺，包含有下述步骤。首先，提供一基底。接着，形成至少一鳍状结构于基底上及一氧化层于鳍状结构以外的基底上。而后，进行一热处理制作工艺，以使至少部分鳍状结构的侧壁形成一熔融层。
本发明提供一种半导体制作工艺，包含下述步骤。首先，提供一块状基底。接着， 形成一掩模层于块状基底上。接续，图案化掩模层并以掩模层为一硬掩模，形成至少一鳍状结构。续之，形成一氧化层于鳍状结构以外的块状基底上。其后，进行一大于1200°C的热处理制作工艺，以使至少部分鳍状结构的侧壁形成一熔融层。
本发明提供一种半导体制作工艺，包含下述步骤。首先，提供一硅覆绝缘基底，包含一娃基底、一底氧化层位于娃基底上以及一娃层位于底氧化层上。接续，形成一掩模层于硅层上。续之，进行一蚀刻光刻制作工艺，以图案化掩模层并以掩模层为一硬掩模，以使硅层形成至少一鳍状结构，同时暴露出部分底氧化层，于鳍状结构以外的硅覆绝缘基底上。之后，进行一大于1200°C的热处理制作工艺，以使至少部分鳍状结构的侧壁形成一熔融层。
基于上述，本发明提供一种半导体制作工艺，其可通过进行一热处理制作工艺(特别是大于1200°C的热处理制作工艺)，以使鳍状结构的侧壁形成一熔融层。如此，本发明可修复鳍状结构侧壁表面的缺陷并使其再结晶，以解决图案化鳍状结构时，鳍状结构的侧壁表面产生不平整的问题。
图1-图5、图8-图9为本发明一实施例的半导体制作工艺的剖面示意图
图6-图7为本发明一实施例的半导体制作工艺的剖面示意图10-图11为本发明一实施例的半导体制作工艺的剖面示意图。
主要元件符号说明
20 :掩模层
22 :垫氧化层
24 :氮化层
110,210 :基底
120,220 :鳍状结构
122,222 :熔融层
130 :氧化层
140 :栅极结构
142 :介电层
144 电极层
212 :硅基底
214 :底氧化层
216 :娃层
Pl :退火制作工艺
P2 :热处理制作工艺
R:圆角
S1、S2 :侧壁表面具体实施方式
图1-图10绘示本发明一实施例的半导体制作工艺的剖面示意图。如图1 所示，提供一基底110，本实施例中基底110为一块状基底。当然，基底110可包含一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底 (graphene-on-silicon)或一娃覆绝缘基底等半导体基底。接着，形成一掩模层20于基底 110上，其中掩模层20可包含一垫氧化层22及一氮化层24，位于垫氧化层22上。而后，再进行蚀刻暨光刻制作工艺，图案化掩模层20，并暴露出部分的基底110。
如图2所不，以掩模层20为一硬掩模,蚀刻基底110,以形成一鳍状结构120。在另一实施例中，也可图案化掩模层20以暴露出须形成鳍状结构的基底110区域。然后，进行一外延制作工艺以由此基底110区域中成长出一突出于掩模层20的鳍状结构(未绘示)。 此外，本发明仅绘示一鳍状结构120于基底110上，但在实际应用上，鳍状结构120的个数也可为多个。
如图3所示，例如进行一浅沟隔离技术，以形成一氧化层130于鳍状结构120以外的基底110上，但本发明不以此为限。浅沟隔离技术可包含先选择性地填充一衬垫层(未绘示)，其中衬垫层可例如为一氧化层形成于鳍状结构120的侧壁，以作为一缓冲层。而后， 填充浅沟绝缘材质于鳍状结构120以外的基底110上，其填入的材质可包含一氧化物，以于鳍状结构120以外的基底110上形成氧化层(未绘示)。接着，进行一退火制作工艺P1， 以致密化氧化层(未绘示)，其中热退火制作工艺Pl的制作工艺可包含通入氮气且其制作工艺温度约1050°C。然后，例如进行一回蚀刻制作工艺或一化学机械研磨制作工艺(未绘示)，移除部分的氧化层(未绘示)而形成氧化层130。
如图4所示，进行一热处理制作工艺P2，以于鳍状结构120的侧壁表面SI形成一熔融层122。如此一来，形成此熔融层122，可修复鳍状结构120的侧壁表面SI因蚀刻所造成的各式缺陷并使其再结晶，以解决图案化鳍状结构120时，鳍状结构120的侧壁表面SI 因蚀刻等制作工艺而产生不平整的问题。换言之，本发明的采用热处理制作工艺P2，可使鳍状结构120的侧壁表面SI更为平整。因此，于后续制作工艺中所形成于其上的半导体结构 (例如一般会先覆盖一层介电层于鳍状结构120上)，则可均匀地形成于鳍状结构120上， 进而改善所形成的半导体结构的电性品质。在一实施例中，热处理制作工艺P2包含一激光热处理制作工艺，但本发明不以此为限，凡可使鳍状结构120的侧壁表面SI形成一熔融层 122的热处理制作工艺P2，皆可应用于本发明。在一较佳的实施态样中，热处理制作工艺P2 的制作工艺温度大于1200°C。又一更佳的实施例，当基底110为一硅基底，热处理制作工艺 P2的制作工艺温度大于1300°C，以使鳍状结构120的侧壁表面SI完全转换为熔融态，以形成熔融层122。
如图5所示，在进行热处理制作工艺P2之后，再次移除部分氧化层130，以于鳍状结构120的周围形成所需的绝缘结构，例如浅沟隔离(STI)，并暴露出部分鳍状结构120 的侧壁，其中氧化层130的移除方法，可包含进行一回蚀刻制作工艺等，但本发明不以此为限。
另外，在另一实施例中，可如图6所示，在进行图3的步骤(形成氧化层130于鳍状结构120以外的基底110上)后，可先例如以回蚀刻制作工艺等方法移除部分氧化层130， 以于鳍状结构120的周围形成所需的绝缘结构，例如浅沟隔离(STI)，并暴露出部分鳍状结构120的侧壁。接着，如图7所示，进行热处理制作工艺P2，以使鳍状结构120的侧壁表面 SI形成熔融层122。如此一来，也可达到上述的解决鳍状结构120的侧壁表面SI因蚀刻等制作工艺而产生不平整的问题。然而，前者(如图4所示)进行热处理制作工艺P2的时间点优于后者(如图7所示)进行热处理制作工艺P2的时间点，因为前者是在未暴露出鳍状结构120的侧壁(特别是未暴露于大气中)即进行热处理制作工艺P2以形成熔融层122， 因此鳍状结构120的侧壁不会被制作工艺环境或者大气中的氧气等成分反应，其造成鳍状结构120侧壁的污染。当然，后者的实施例也可配合制作工艺需要而搭配进行。
接着，在进行图5或图7的步骤后(进行热处理制作工艺P2以形成熔融层122及回蚀刻氧化层130之后)，可如图8所示，选择性进行一离子注入制作工艺，例如防止贯穿 (ant1-punch through)离子注入制作工艺,于鳍状结构120及基底110之间。而后,依序移除氮化 层24及垫氧化层22。接续，可再选择性地进行一含氢的退火制作工艺，以进一步使鳍状结构120的顶部圆角R化。
在此强调，本实施例是依序移除氮化层24及垫氧化层22，因而可于后续制作工艺中形成三栅极场效晶体管(tr1-gate M0SFET)。详细而言，由于鳍状结构120与后续形成的介电层之间具有三直接接触面(包含二接触侧面及一接触顶面)，因此被称作三栅极场效晶体管(tr1-gate M0SFET)。相较于平面场效晶体管，三栅极场效晶体管可通过将上述三直接接触面作为载流子流通的通道，而在同样的栅极长度下具有较宽的载流子通道宽度，以使在相同的驱动电压下可获得加倍的漏极驱动电流。
然而，在另一实施例中，也可保留氮化层24及垫氧化层22，而于后续制作工艺中形成另一具有鳍状结构的多栅极场效晶体管(mult1-gate M0SFET)-鳍式场效晶体管(fin field effect transistor,Fin FET)。鳍式场效晶体管中，由于保留了氮化层24及垫氧化层22，鳍状结构120与后续将形成的介电层之间仅有两接触侧面。
如图9所示，依序形成一介电层(未绘示)及一电极层(未绘示)于基底110上。接着，再图案化电极层(未绘示)及介电层(未绘示)，以形成一栅极结构140，其中栅极结构 140包含一介电层142及一电极层144，位于介电层140上。介电层140可例如为一氧化层或一高介电常数介电层。如为高介电常数介电层则可再包含形成一缓冲层于鳍状结构120及高介电常数介电层之间，且高介电常数介电层可包含选自氧化铪(hafnium oxide, HfO2)、 娃酸給氧化合物(hafnium silicon oxide,HfSiO4)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化招(aluminum oxide, Al2O3)、氧化镧(lanthanum oxide, La2O3)、 氧化组(tantalum oxide，Ta2O5)、氧化宇乙(yttrium oxide，Y2O3)、氧化错(zirconium oxide, ZrO2)、钦酸银(strontium titanate oxide, SrTiO3)、娃酸错氧化合物(zirconium silicon oxide, ZrSiO4)、错酸給(hafnium zirconium oxide, HfZrO4)、银秘组氧化物(strontium bismuth tantalate, SrBi2 Ta2O9, SBT)、,告钦酸铅(lead zirconate titanate, PbZrxTi1^O3, PZT)与钛酸钡银(barium strontium titanate, BaxSr1^TiO3, BST)所组成的群组。电极层144则可为一多晶硅电极层。当然，可再进行后续的其他半导体制作工艺。例如，选择性地形成一轻掺杂源/漏极区(未绘示)于栅极结构140相对两侧边的鳍状结构120中；形成一间隙壁(未绘示)于栅极结构140的侧壁上；形成一重掺杂源/漏极区(未绘示)于栅极结构140相对两侧边的鳍状结构120中等。此外，本发明可应用于一般多晶硅栅极制作工艺、前栅极(Gate-First)制作工艺或后栅极(Gate-Last)制作工艺等。如为后栅极 (Gate-Last)制作工艺，多晶硅电极层则会以金属电极层取代。详细的制作工艺步骤为本领域所熟知，故不再赘述。
此外，前述的实施例是以基底110为块状基底为例。但本发明也可应用于硅覆绝缘基底。如图10-图11所示，首先提供一硅覆绝缘基底210，其包含一硅基底212、一底氧化层214位于娃基底212上以及一娃层216位于底氧化层214上。接着,如图11所不，图案化硅层216以形成鳍状结构220，并暴露出部分底氧化层214，在鳍状结构220以外的硅基底212上。如此一来，可形成鳍状结构220于硅基底212上以及形成一氧化层(如底氧化层214)于鳍状结构220以外的硅基底212上。如图3所示，以硅基底110所形成的氧化层 130仅位于鳍状结构120以外的基底110上，而如图11所示，在硅覆绝缘基底210中，鳍状结构220则会位于底氧化层214之上。再者，由于底氧化层214在形成鳍状结构120时也已一并形成于基底110上，所以本发明的热处理制作工艺P2， 则再形成底氧化层214后才进行，以在鳍状结构220的侧壁形成一熔融层222。如此一来，本发明可修复鳍状结构220的侧壁表面S2的缺陷并使侧壁表面S2再结晶，以解决图案化鳍状结构220时，鳍状结构220 的侧壁表面S2因蚀刻而产生不平整的问题。换言之，本发明的采用热处理制作工艺P2，可使鳍状结构220的侧壁表面S2更为平整。因此，在后续制作工艺中所形成于其上的半导体结构(例如一般会先覆盖一层介电层于鳍状结构220上)，则可均匀地形成于鳍状结构220 上，进而改善所形成的半导体结构的电性品质。在一实施例中，热处理制作工艺P2包含一激光热处理制作工艺，但本发明不以此为限。在一较佳的实施态样中，热处理制作工艺P2 的制作工艺温度大于1200°C。又一更佳的实施例中，热处理制作工艺P2的制作工艺温度大于1300°C，以使鳍状结构220的侧壁表面S2完全转换为熔融态，以形成熔融层222。
综上所述，本发明提供一种半导体制作工艺，其可通过进行一热处理制作工艺，以于鳍状结构的侧壁形成一熔融层。如此，本发明可修复鳍状结构侧壁表面的缺陷并使侧壁表面再结晶，以解决图案化鳍状结构时，鳍状结构的侧壁表面因蚀刻等制作工艺而产生不平整的问题。具体而言，热处理制作工艺可为一激光热处理制作工艺。在一较佳的实施态样中，热处理制作工艺的制作工艺温度大于1200°C，特别是大于1300°C，以完整地熔融鳍状结构的侧壁表面。
以上所述仅为本 发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种半导体制作工艺，包含有 提供一基底； 形成至少一鳍状结构于该基底上及一氧化层于该鳍状结构以外的该基底上；以及 进行一热处理制作工艺，以于至少部分该鳍状结构的侧壁形成一熔融层。
2.如权利要求1所述的半导体制作工艺，其中该基底包含一块状基底或一硅覆绝缘基。
3.如权利要求2所述的半导体制作工艺，其中形成该鳍状结构于该块状基底的步骤，包含 形成一掩模层于该块状基底上；以及 进行一蚀刻光刻制作工艺，以图案化该掩模层并以该掩模层为一硬掩模，形成至少一鳍状结构。
4.如权利要求2所述的半导体制作工艺，其中该硅覆绝缘基底，包含 硅基底； 底氧化层位于该硅基底上；以及 娃层位于该底氧化层上。
5.如权利要求4所述的半导体制作工艺，其中形成该鳍状结构的步骤，包含 图案化该硅层以形成该鳍状结构，并暴露出部分该底氧化层，于该鳍状结构以外的该基底上。
6.如权利要求1所述的半导体制作工艺，其中该热处理制作工艺的制作工艺温度大于1200。。。
7.如权利要求6所述的半导体制作工艺，其中该热处理制作工艺的制作工艺温度大于1300。。。
8.如权利要求1所述的半导体制作工艺，其中该热处理制作工艺包含一激光热处理制作工艺。
9.如权利要求1所述的半导体制作工艺，其中在进行该热处理制作工艺之后，还包含移除部分该氧化层。
10.如权利要求1所述的半导体制作工艺，其中在进行该热处理制作工艺之前，还包含移除部分该氧化层，并暴露出部分该鳍状结构的侧壁。
11.如权利要求1所述的半导体制作工艺，其中在形成该氧化层之后，还包含 进行一热退火制作工艺，以致密化该氧化层。
12.如权利要求11所述的半导体制作工艺，其中该热退火制作工艺的制作工艺温度约1050°C。
13.一种半导体制作工艺，包含有 提供一块状基底； 形成一掩模层于该块状基底上； 图案化该掩模层并以该掩模层为一硬掩模，形成至少一鳍状结构； 形成一氧化层于该鳍状结构以外的该块状基底上；以及 进行一大于1200°C的热处理制作工艺，以于至少部分该鳍状结构的侧壁形成一熔融层。
14.如权利要求13所述的半导体制作工艺，其中该块状基底包含一块状硅基底或一块状含硅基底。
15.如权利要求13所述的半导体制作工艺，其中该热处理制作工艺的制作工艺温度大于 1300。。。
16.如权利要求13所述的半导体制作工艺，其中该热处理制作工艺包含一激光热处理制作工艺。
17.如权利要求13所述的半导体制作工艺，其中在进行该热处理制作工艺之后，还包含移除部分该氧化层，并暴露出部分该鳍状结构的侧壁。
18.如权利要求13所述的半导体制作工艺，其中在进行该热处理制作工艺之前，还包含移除部分该氧化层，并暴露出部分该鳍状结构的侧壁。
19.如权利要求13所述的半导体制作工艺，其中在形成该氧化层之后，还包含 进行一热退火制作工艺，以致密化该氧化层。
20.—种半导体制作工艺，包含有 提供一娃覆绝缘基底，包含一娃基底、一底氧化层位于该娃基底上以及一娃层位于该底氧化层上； 形成一掩模层于该娃层上； 进行一蚀刻光刻制作工艺，以图案化该掩模层并以该掩模层为一硬掩模，以使该硅层形成至少一鳍状结构，同时暴露出部分该底氧化层，于该鳍状结构以外的该硅覆绝缘基底上；以及 进行一大于1200°C的热处理制作工艺，以于至少部分该鳍状结构的侧壁形成一熔融层。
21.如权利要求20所述的半导体制作工艺，其中该热处理制作工艺的制作工艺温度大于 1300。。。
22.如权利要求20所述的半导体制作工艺，其中该热处理制作工艺包含一激光热处理制作工艺。
全文摘要
本发明公开一种半导体制作工艺，其包含有下述步骤。首先，提供一基底。接着，形成至少一鳍状结构于基底上及一氧化层于鳍状结构以外的基底上。而后，进行一热处理制作工艺，以使至少部分鳍状结构的侧壁形成为一熔融层。
文档编号H01L21/324GK103035517SQ20111029338
公开日2013年4月10日 申请日期2011年9月29日 优先权日2011年9月29日
发明者林建良, 蔡世鸿, 林俊贤, 孙德霖, 王韶韦, 颜英伟, 王俞仁 申请人:联华电子股份有限公司