半导体制作工艺的制作方法
【专利摘要】本发明公开一种半导体制作工艺，其包含下述步骤：形成一第一栅极以及一第二栅极于一基底上。形成一第一应力层，覆盖第一栅极以及第二栅极。蚀刻覆盖第一栅极的第一应力层以形成一第一间隙壁于第一栅极侧边的基底上，但保留覆盖第二栅极的第一应力层。形成一第一外延层于第一间隙壁侧边。完全移除第一应力层以及第一间隙壁。形成一第二应力层，覆盖第一栅极以及第二栅极。蚀刻覆盖第二栅极的第二应力层，以形成一第二间隙壁于第二栅极侧边的基底上，但保留覆盖第一栅极的第二应力层。形成一第二外延层于第二间隙壁侧边。完全移除第二应力层以及第二间隙壁。
【专利说明】半导体制作工艺
【技术领域】
[0001]本发明是关于一种半导体制作工艺，且特别是关于一种应用应变硅技术于CMOS晶体管的半导体制作工艺。
【背景技术】
[0002]随着半导体制作工艺进入到深次微米时代，例如65纳米(nm)以下的制作工艺，对于CMOS晶体管元件的驱动电流(drive current)的提升已显得日益重要。为了改善元件的效能，目前业界已发展出所谓的「应变硅(strained-silicon)技术」，其原理主要是使栅极通道部分的硅晶格产生应变，使电荷在通过此应变的栅极通道时的移动力增加，进而达到使CMOS晶体管运作更快的目的。
[0003]一般来说，硅晶格的应变可以通过以下两种方式达到:第一种方式是利用形成在晶体管周围的应力薄膜，例如沈积在多晶硅栅极上的应力膜(poly stressor)或者在硅化金属层形成后才沈积的接触洞蚀刻停止层(contact etch stop layer, CESL),此方式又被称做「制作工艺诱发应变(process-1nduced strain)」;另一种方式则是直接利用应变娃晶片进行元件的制作。后者的应变硅晶片的作法在晶格常数较硅大或小的半导体基材上成长出应变硅层。
[0004]特别是，应变硅技术所需施加于一 NMOS晶体管以及一 PMOS晶体管所需的应力恰好相反，因而所需的应力材料甚至应力制作工艺亦不相同。因此，如何整合应变硅技术，俾使其应用于同时具有一 NMOS晶体管以及一 PMOS晶体管的一 CMOS晶体管中，亦为一重要议题。
【发明内容】
[0005]本发明的目的在于提出一种半导体制作工艺，其整合多种应变娃技术于CMOS晶体管中。
[0006]为达上述目的，本发明提供一种半导体制作工艺，包含有下述步骤。首先，形成一第一栅极以及一第二栅极于一基底上。接着，形成一第一应力层，覆盖第一栅极以及第二栅极。接续，蚀刻覆盖第一栅极的第一应力层以形成一第一间隙壁于第一栅极侧边的基底上，但保留覆盖第二栅极的第一应力层。续之，形成一第一外延层于第一间隙壁侧边的基底中。继之，完全移除第一应力层以及第一间隙壁。然后，形成一第二应力层，覆盖第一栅极以及第二栅极。而后，蚀刻覆盖第二栅极的第二应力层，以形成一第二间隙壁于第二栅极侧边的基底上，但保留覆盖第一栅极的第二应力层。其后，形成一第二外延层于第二间隙壁侧边的基底中。之后，完全移除第二应力层以及第二间隙壁。
[0007]基于上述，本发明提供一种半导体制作工艺，其通过形成第一应力层，俾以第一应力层形成第一间隙壁，用以形成第一外延层的间隙壁，而形成第一外延层；然后，再形成第二应力层，俾以第二应力层形成第二间隙壁，用以形成第二外延层的间隙壁，而形成第二外延层。如此一来，即可同时整合多种应变硅技术于半导体结构中并简化制作工艺。再者，可通过选用第一应力层、第一外延层、第二应力层与第二外延层的材质，而使第一应力层与第一外延层施加压缩应力于欲形成PMOS晶体管的栅极通道中，以及使第二应力层与第二外延层施加拉伸应力于欲形成NMOS晶体管的栅极通道中，如此可将多种应变硅技术整合于CMOS晶体管中。
【专利附图】
【附图说明】
[0008]图1-11是本发明一实施例的半导体制作工艺的剖面示意图。
[0009]主要元件符号说明
[0010]110:基底
[0011]112:鳍状结构
[0012]122:缓冲层
[0013]124:栅极介电层
[0014]126:阻障层
[0015]128:牺牲电极层
[0016]129、160c:盖层
[0017]129a、180b:氮化层
[0018]129b、180a:氧化层
[0019]130:间隙壁
[0020]140:轻掺杂源/漏极
[0021]150:第一应力层
[0022]150a:第一间隙壁
[0023]160a:第一外延层
[0024]160b:第二外延层
[0025]170:第二应力层
[0026]170a:第二间隙壁
[0027]180:主间隙壁材料
[0028]190:主间隙壁
[0029]190a:内层间隙壁
[0030]190b:外层间隙壁
[0031]195:源 / 漏极
[0032]A:第一区
[0033]B:第二区
[0034]C1、C2:栅极通道
[0035]Gl:第一栅极
[0036]G2:第二栅极
[0037]P1、P2:材料
[0038]R:凹槽
【具体实施方式】
[0039]以下的实施例揭示将多种应变硅技术整合于CMOS晶体管的制作工艺。本实施例为形成三栅极场效晶体管(tr1-gate MOSFET)，但本发明不以此为限。在其他实施例中，本发明也可应用于其他多栅极场效晶体管(mult1-gate MOSFET)等非平面的晶体管，或者平面晶体管，视需求而定。
[0040]图1-11绘示本发明一实施例的半导体制作工艺的剖面示意图。如图1所示，提供一基底110。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆娃基底(graphene-on-silicon)或一娃覆绝缘(silicon-on-1nsulator, SOI)基底等半导体基底。
[0041]基底110具有一鳍状结构112。形成鳍状结构112的方法可如下述步骤。首先，提供一块状底材(未绘示)，在其上形成硬遮罩(掩模)层(未绘示)，并将其图案化以定义出其下的块状底材中欲对应形成的鳍状结构112的位置。接着，进行一蚀刻制作工艺，于块状底材(未绘示)中形成鳍状结构112。如此，完成鳍状结构112于基底110的制作。在一实施例中，形成鳍状结构112后即移除硬遮罩层(未绘示)，可于后续制作工艺中形成三栅极场效晶体管(tr1-gate M0SFET)。如此一来，由于鳍状结构112与后续形成的介电层之间具有三直接接触面(包含二接触侧面及一接触顶面)，因此被称作三栅极场效晶体管(tr1-gateM0SFET)。相较于平面场效晶体管，三栅极场效晶体管可通过将上述三直接接触面作为载流子流通的通道，而在同样的栅极长度下具有较宽的载流子通道宽度，以使在相同的驱动电压下可获得加倍的漏极驱动电流。而在另一实施例中，也可保留硬遮罩层(未绘示)，而于后续制作工艺中形成另一具有鳍状结构的多栅极场效晶体管(mult1-gate M0SFET) 一鳍式场效晶体管(fin field effect transistor, Fin FET)。鳍式场效晶体管中，由于保留了硬遮罩层(未绘示)，鳍状结构112与后续将形成的介电层之间仅有两接触侧面。另外，如前所述，本发明亦可应用于其他种类的半导体基底，例如在另一实施态样中，提供一硅覆绝缘基底(未绘示)，并以蚀刻暨光刻的方法蚀刻硅覆绝缘基底(未绘示)上的单晶硅层而停止于氧化层，即可完成鳍状结构于硅覆绝缘基底上的制作。此外，鳍状结构112的个数可为任意个，图1-11为本发明欲形成的半导体结构的剖面示意图，而一般而言鳍状结构112为多个朝纸面方向平行排列。
[0042]请继续参阅图1，基底110具有一第一区A以及一第二区B。在本实施例中，第一区A为形成PMOS晶体管于其中，而第二区B为形成NMOS晶体管于其中，但本发明不以此为限。例如在其他实施例中，第一区A为形成NMOS晶体管于其中，而第二区B为形成PMOS晶体管于其中。由于第一区A以及第二区B为形成具有不同电性之晶体管，因此在后续整合应变硅技术时，需搭配不同制作工艺或者不同材料的应力层等以对于栅极通道形成压缩或者拉伸应力。此外，第一区A与第二区B也可具有相同电性的晶体管，例如皆为形成PMOS晶体管或NMOS晶体管，如此在后续整合应变硅技术时，可通过多次形成应力层的方法，以增加施加于第一区A与第二区B的栅极通道的应力，或施加不同程度的应力于第一区A与第二区B的栅极通道。另外，在第一区A以及第二区B之间可另外形成一绝缘结构(未绘示)以分别将第一区A以及第二区B中的晶体管电性绝缘，其中绝缘结构可例如为一浅沟槽绝缘(shallow trench isolat1n, STI)结构，而由例如一浅沟槽绝缘制作工艺形成,但本发明不以此为限。
[0043]接着，由下而上依序形成一缓冲层(未绘示)、一栅极介电层(未绘示)、一阻障层(未绘示)、一牺牲电极层(未绘示)以及一盖层(未绘示)覆盖基底110 ;随之，将盖层(未绘示)、牺牲电极层(未绘示)、阻障层(未绘示)、栅极介电层(未绘示)以及缓冲层(未绘示)图案化，以形成一缓冲层122、一栅极介电层124、一阻障层126、一牺牲电极层128以及一盖层129于基底110上。如此，则由缓冲层122、栅极介电层124、阻障层126、牺牲电极层128以及盖层129，形成二第一栅极Gl于第一区A中，以及二第二栅极G2于第二区B中。为清楚揭示本发明，图1-11分别绘示二第一栅极Gl以及二第二栅极G2于第一区A以及第二区B中，但于第一区A以及第二区B中的栅极个数可为任意个，视实际需求而定。
[0044]缓冲层122可为一氧化层，其例如以热氧化制作工艺或化学氧化制作工艺形成，但本发明不以此为限。缓冲层122位于栅极介电层124与基底110之间，以作为栅极介电层124与基底110缓冲之用。本实施例为一前置高介电常数后栅极(Gate-Last for High-KFirst)制作工艺，因此本实施例的栅极介电层124为一高介电常数栅极介电层，其可选自氧化給(hafnium oxide,HfO2)、娃酸給氧化合物(hafnium silicon oxide,HfS14)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfS1N)、氧化招(aluminum oxide, Al2O3)、氧化镧(lanthanum oxide, La2O3)、氧化组(tantalum oxide, Ta2O5)、氧化宇乙(yttrium oxide,Y2O3)、氧化错(zirconium oxide, ZrO2)、钦酸银(strontium titanate oxide, SrTi03)、娃酸错氧化合物(zirconium silicon oxide, ZrS14)、错酸給(hafnium zirconiumoxide, HfZrO4)、银秘组氧化物(strontium bismuth tantalate, SrBi2Ta2O9, SBT)、错钦酸铅(lead zirconate titanate, PbZrxTi1-XO3, PZT)与钦酸钡银(barium strontiumtitanate, BaxSr1-XT13, BST)所组成的群组,但本发明不以此为限。在另一实施例中，当应用于一后置高介电常数后栅极(Gate-Last for High-K Last)制作工艺时，则栅极介电层124将于后续制作工艺中先被移除，再另外填入高介电常数栅极介电层，故此实施态样下的栅极介电层124可仅为一般方便于后续制作工艺中移除的牺牲材料。阻障层126位于栅极介电层124上，用以于移除牺牲电极层128时当作蚀刻停止层来保护栅极介电层124，并可防止后续位于其上的金属成分向下扩散污染栅极介电层124。阻障层126例如为氮化钽(tantalum nitride, TaN)、氮化钛(titanium nitride, TiN)等的单层结构或复合层结构。牺牲电极层128可例如由多晶硅所形成，但本发明不以此为限。盖层129则可为一氮化层或一氧化层等所组成的单层或双层结构，作为一图案化的硬遮罩，但本发明不以此为限。在本实施例中，盖层129由下而上包含一氮化层129a以及一氧化层12%，其通过二者的蚀刻选择比，意即对于同一制作工艺具有不同的蚀刻率，而可分别作为后续的不同蚀刻制作工艺的硬遮罩等。
[0045]然后，分别形成一间隙壁130于第一栅极Gl及第二栅极G2侧边的基底110上。形成间隙壁130的方法可例如为先全面覆盖一间隙壁材料(未绘示)于第一栅极Gl及第二栅极G2以及基底110上，再蚀刻间隙壁材料以分别形成间隙壁130于第一栅极Gl及第二栅极G2侧边的基底110上。间隙壁130例如是以氮化硅或氧化硅等材质所组成的单层或多层复合结构。在本实施例中，可先进行一轻掺杂离子布植制作工艺，以自动对准地于各间隙壁130侧边的基底110中形成一轻掺杂源/漏极140，但本发明不以此为限。轻掺杂源/漏极140也可在后续的制作工艺步骤中形成，例如形成于后续的二外延层之间，或形成于外延层之后等。由于形成轻掺杂源/漏极140、形成外延层或者形成源/漏极皆须不同的制作工艺温度，因此可视实际的情形，例如实际欲掺杂的成分的物理及化学特性，而选择进行此些制作工艺的先后顺序。
[0046]如图2所示，形成一第一应力层150，全面覆盖第一栅极Gl以及第二栅极G2。第一应力层150可例如为一已掺杂的应力层，例如为一已掺杂的含氮层等，具有施加应力于第一栅极Gl下方的栅极通道Cl的能力。在本实施例中，由于第一栅极Gl为形成PMOS晶体管，而第二栅极G2为形成NMOS晶体管，故栅极通道Cl需施加压缩应力，而栅极通道C2需施加拉伸应力，以分别加速通过栅极通道Cl以及通道栅极通道C2的空穴及电子，而提升第一栅极Gl以及第二栅极G2的载流子迁移率。因而，第一应力层150为一压缩应力层，用以施加压缩应力于栅极通道Cl，以搭配于第一区A中形成PMOS晶体管，但本发明不以此为限。
[0047]如图3所示，蚀刻覆盖第一区A的第一应力层150，以分别形成具有应力的一第一间隙壁150a于各第一栅极Gl侧边的基底110上，但同时保留覆盖第二区B的第一应力层150。详细而言,可先覆盖一材料Pl于第二区B,并暴露出第一区A ;然后,蚀刻第一区A中的第一应力层150，俾形成具有应力的第一间隙壁150a于各第一栅极Gl侧边的基底110上，并保留第二区B中的第一应力层150。随即，移除第二区B中的材料P1。在本实施例中，材料Pl为一光致抗蚀剂等光敏感材料，但本发明不以此为限。另外，在覆盖材料Pl之后，可选择性进行一局部加强应力制作工艺，例如一紫外光(ultrav1let light, UV light)照制作工艺等，于第一区A，以增强第一应力层150或第一间隙壁150a施加于栅极通道Cl的应力。
[0048]再者，在形成第一间隙壁150a之后以及移除第二区B的材料Pl之前，可继续形成凹槽R于第一间隙壁150a侧边的基底110中。在本实施例中，凹槽R已延伸至鳍状结构112下方的基底110中，但在其他实施例中，凹槽R可仅形成于鳍状结构112中，视实际所需的电性要求而定。再者，在本实施例中，形成第一间隙壁150a以及形成凹槽R的步骤于同一制作工艺中完成，以简化制作工艺。在其他实施例中，形成第一间隙壁150a以及形成凹槽R的步骤亦可于不同制作工艺中形成，且形成第一间隙壁150a以及形成凹槽R的步骤也可分别以多个制作工艺形成。
[0049]如图4所示，形成一第一外延层160a于各凹槽R中。由于本实施例的第一区A为形成PMOS晶体管，故第一外延层160a可搭配为一硅锗外延层等外延层，但本发明不以此为限。接续，同时移除第一应力层150以及第一间隙壁150a，如图5所示。在本实施例中先形成凹槽R，再将第一外延层160a形成于凹槽R中。然而在其他实施例中，可不先形成凹槽R，而直接以例如掺杂基底110的方式，将第一外延层160a形成于第一间隙壁150a侧边的基底110中。
[0050]接续，在形成第一外延层160a之后，可选择性将图1的形成轻掺杂源/漏极140的步骤移至此时形成。
[0051]接着，如图6所示，形成一第二应力层170，全面覆盖第一栅极Gl以及第二栅极G2。第二应力层170可例如为一已掺杂的应力层，例如为一已掺杂的含氮层等，具有施加应力于第二栅极G2的下方的栅极通道C2的能力。在本实施例中，由于第二栅极G2为形成NMOS晶体管，故栅极通道C2需施加拉伸应力以提升载流子迁移率，因而第二应力层170为一拉伸应力层，但本发明不以此为限。
[0052]如图7所示，蚀刻覆盖第二区B的第二应力层170，以分别形成具有应力的一第二间隙壁170a于各第二栅极G2侧边的基底110上，但同时保留覆盖第一区A的第二应力层170。详细而言,可先覆盖一材料P2于第一区A,而暴露出第二区B ;然后,蚀刻第二区B中的第二应力层170，俾形成具有应力的第二间隙壁170a于各第二栅极G2侧边的基底110上，保留第一区A中的第二应力层170。
[0053]接着，在形成第二间隙壁170a之后，可继续形成凹槽R于第二间隙壁170a侧边的基底110中。在本实施例中，凹槽R已延伸至鳍状结构112下方的基底110中，但在其他实施例中，凹槽R可仅形成于鳍状结构112中，视实际所需的电性要求而定。再者，在本实施例中，形成第二间隙壁170a以及形成凹槽R的步骤于同一制作工艺中完成，以简化制作工艺。在其他实施例中，形成第二间隙壁170a以及形成凹槽R的步骤亦可于不同制作工艺中形成，且形成第二间隙壁170a以及形成凹槽R的步骤亦可分别以多个制作工艺形成。随即，移除第一区A中的材料P2。在本实施例中，材料P2为一光致抗蚀剂等光敏感材料，但本发明不以此为限。另外，在覆盖材料P2之后，可选择性进行一局部加强应力制作工艺，例如一紫外光(ultrav1let light, UV light)照制作工艺等,于第二区B,俾增强第二应力层170或第二间隙壁170a施加于栅极通道C2的应力。
[0054]如图8所示，形成一第二外延层160b于各凹槽R中。由于本实施例的第二区B为形成NMOS晶体管，故第二外延层160b可搭配为一硅磷或硅碳外延层等外延层，但本发明不以此为限。接续，同时移除第二应力层170以及第二间隙壁170a，如图9所示。在本实施例中先形成凹槽R，再将第二外延层160b形成于凹槽R中。然而在其他实施例中，可不先形成凹槽R，而直接以例如掺杂基底110的方式，将第二外延层160b形成于第二间隙壁170a侧边的基底110中。续之，如图9所示，可选择性同时分别形成一盖层160c于第一外延层160a以及第二外延层160b上。盖层160c可例如为一娃质层,用以防止第一外延层160a以及第二外延层160b的例如锗或磷等成分向上扩散，且能使第一外延层160a以及第二外延层160b与上方之后续形成的结构电连接，但本发明不以此为限。
[0055]接续，在形成第二外延层160b或者盖层160c之后，可选择性将第I图的形成轻掺杂源/漏极140的步骤移至此时形成。
[0056]再者，本发明在形成第一应力层150或/且第二应力层170之后，可选择性进行一热(thermal)制作工艺或光照制作工艺等，以使第一应力层150或/且第二应力层170能施加应力于栅极通道Cl或/及栅极通道C2。详细而言，例如热制作工艺可于形成第一应力层150或/且第二应力层170之后接续进行；于形成第一外延层160a或/且第二外延层160b之后再进行。热制作工艺若于形成第一外延层160a或/且第二外延层160b之前进行，可避免热制作工艺的温度劣化第一外延层160a或/且第二外延层160b。热制作工艺若于形成第一应力层150且第二应力层170之后再进行，换言之，仅进行一次热制作工艺，同时于第一应力层150及第二应力层170，则可简化制作工艺及降低成本。此二效应可视实际需求做权衡。
[0057]承上，通过在形成第一外延层160a之前，形成第一应力层150，并形成第一间隙壁150a作为外延层的间隙壁；以及，在形成第二外延层160b之前，形成第二应力层170，并形成第二间隙壁170a作为外延层的间隙壁，即可将多种应变硅技术整合于具有PMOS晶体管以及NMOS晶体管的CMOS晶体管中，并能简化制作工艺步骤。换言之，即可对于欲形成PMOS晶体管的第一区A中的栅极通道Cl施加来自第一应力层150以及第一外延层160a的压缩应力，并且对于欲形成NMOS晶体管的第二区B中的栅极通道C2施加来自第二应力层170以及第二外延层160b的拉伸应力。
[0058]如图10所示，形成一主间隙壁材料180，全面覆盖第一栅极Gl以及第二栅极G2。主间隙壁材料180可例如为含氮或含氧等硅化物所组成的单层或双层结构。例如，主间隙壁材料180可包含一氧化层180a以及一氮化层180b，但本发明不以此为限。之后，蚀刻主间隙壁材料180，即可形成主间隙壁190，分别于第一栅极Gl以及第二栅极G2侧边的基底110上，如图11所示。在此一提，可同时蚀刻主间隙壁材料180的氧化层180a以及氮化层180b，而形成具有L型的一内层间隙壁190a的双层的主间隙壁190。或者，可仅蚀刻氮化层180b，形成单层的一外层间隙壁190b，并保留氧化层180a覆盖第一外延层160a以及第二外延层160b。然后，再进行一离子布植制作工艺，以形成源/漏极195于主间隙壁190侧边的基底110中。之后，可再接续后续的半导体制作工艺。
[0059]综上所述，本发明提供一种半导体制作工艺，其通过形成第一应力层，以第一应力层形成第一间隙壁，用以形成第一外延层的间隙壁，而形成第一外延层；然后，再形成第二应力层，俾以第二应力层形成第二间隙壁，用以形成第二外延层的间隙壁，而形成第二外延层。如此一来，即可同时整合多种应变硅技术于晶体管中，并有效简化制作工艺。再者，通过选用第一应力层、第一外延层、第二应力层与第二外延层的材质，而使第一应力层与第一外延层施加压缩应力于欲形成PMOS晶体管的栅极通道中，以及使第二应力层与第二外延层施加拉伸应力于欲形成NMOS晶体管的栅极通道中，则可将多种应变硅技术整合于CMOS晶体管中。
[0060]再者，轻掺杂源/漏极可在形成第一应力层之前、形成第一外延层之后、或者形成第二外延层之后形成。另外，为加强第一应力层及第二应力层的应力效果而进行的热制作工艺或者光照制作工艺，可于第一应力层或/且第二应力层形成之后接续进行，或者于第一外延层或/且第二外延层形成之后进行。
[0061]以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
【权利要求】
1.一种半导体制作工艺，包含有: 形成一第一栅极以及一第二栅极于一基底上； 形成一第一应力层，覆盖该第一栅极以及该第二栅极； 蚀刻覆盖该第一栅极的该第一应力层以形成一第一间隙壁于该第一栅极侧边的该基底上，但保留覆盖该第二栅极的该第一应力层； 形成一第一外延层于该第一间隙壁侧边的该基底中； 完全移除该第一应力层以及该第一间隙壁； 形成一第二应力层，覆盖该第一栅极以及该第二栅极； 蚀刻覆盖该第二栅极的该第二应力层，以形成一第二间隙壁于该第二栅极侧边的该基底上，但保留覆盖该第一栅极的该第二应力层； 形成一第二外延层于该第二间隙壁侧边的该基底中；以及 完全移除该第二应力层以及该第二间隙壁。
2.如权利要求1所述的半导体制作工艺，在形成该第一应力层之后，还包含: 进行一局部加强应力制作工艺。
3.如权利要求2所述的半导体制作工艺，其中该局部加强应力制作工艺包含一紫外光照制作工艺。
4.如权利要求2所述的半导体制作工艺，在形成该些间隙壁之后，还包含: 形成二轻掺杂源/漏极分别于该些间隙壁侧边的该基底中。
5.如权利要求2所述的半导体制作工艺，在完全移除该第一应力层以及该第一间隙壁之后，还包含: 形成二轻掺杂源/漏极分别于该些间隙壁侧边的该基底中。
6.如权利要求2所述的半导体制作工艺，在完全移除该第二应力层以及该第二间隙壁之后，还包含: 形成二轻掺杂源/漏极分别于该些间隙壁侧边的该基底中。
7.如权利要求1所述的半导体制作工艺，其中该第一栅极为一PMOS晶体管的一栅极，而该第二栅极为一 NMOS晶体管的一栅极。
8.如权利要求7所述的半导体制作工艺，其中该第一外延层包含一硅锗外延层。
9.如权利要求7所述的半导体制作工艺，其中该第二外延层包含一硅磷外延层。
10.如权利要求7所述的半导体制作工艺，其中该第一应力层包含一压缩应力层。
11.如权利要求7所述的半导体制作工艺，其中该第二应力层包含一拉伸应力层。
12.如权利要求1所述的半导体制作工艺，在蚀刻覆盖该第一栅极的该第一应力层之前,还包含: 形成一材料覆盖覆盖该第二栅极的该第一应力层，以在蚀刻时保留覆盖该第二栅极的该第一应力层。
13.如权利要求1所述的半导体制作工艺，在蚀刻覆盖该第二栅极的该第二应力层之前,还包含: 形成一材料覆盖覆盖该第一栅极的该第二应力层，以在蚀刻时保留覆盖该第一栅极的该第二应力层。
14.如权利要求1所述的半导体制作工艺，其中形成该第一外延层的步骤，包含: 形成一凹槽于该第一间隙壁侧边的该基底中；以及 形成该第一外延层于该凹槽中。
15.如权利要求1所述的半导体制作工艺，其中形成该第二外延层的步骤，包含: 形成一凹槽于该第二间隙壁侧边的该基底中；以及 形成该第二外延层于该凹槽中。
16.如权利要求1所述的半导体制作工艺，在完全移除该第二应力层以及该第二间隙壁之后，还包含: 分别形成一盖层于该第一外延层以及该第二外延层上。
17.如权利要求1所述的半导体制作工艺，在完全移除该第二应力层以及该第二间隙壁之后，还包含: 形成二主间隙壁分别于该第一栅极以及该第二栅极侧边的该基底上。
18.如权利要求17所述的半导体制作工艺，形成该些主间隙壁的步骤，包含: 形成一主间隙壁材料，覆盖该第一栅极以及该第二栅极；以及 蚀刻该主间隙壁材料，以形成该些主间隙壁。
19.如权利要求17所述的半导体制作工艺，其中该些主间隙壁包含双层间隙壁。
20.如权利要求17所述的半导体制作工艺，在形成该些主间隙壁之后，还包含: 形成二源/漏极分别于该些主间隙壁侧边的该基底中。
【文档编号】H01L21/8238GK104377135SQ201310355946
【公开日】2015年2月25日 申请日期:2013年8月15日 优先权日:2013年8月15日
【发明者】童宇诚, 廖晋毅 申请人:联华电子股份有限公司