半导体制作工艺的制作方法

专利名称：半导体制作工艺的制作方法
专利说明本发明涉及一种半导体制作工艺，且特别涉及一种用于减少漏电流路径的方法。
背景技术：
等离子体是一种经部分离子化的气体，且目前等离子体已广泛应用于半导体工艺 中，如薄膜沉积、蚀刻、离子注入等。然而，由于工艺环境的影响，等离子体却会使得电荷沿 着金属移动，发生所谓的天线效应(antenna effect)，影响元件的效能。举例来说，动态随机存取存储器(dynamic random access memory，DRAM)是以 存储单元内电容器来储存数据，每一个存储单元的数据值即是由其电容器所带的电荷来 判读。随着科技的进步，为了因应存储单元的集成度日渐提升等需求，在缩小存储单元尺 寸的同时，还必须增加电容器电容值以减少数据误判的机会，并减少存储单元数据的更新 (refresh)频率，提升运作的效率。DRAM的信号存取是通过电荷在电容器的储存或更新，若电容器发生电流泄漏的 情况时，则会增加数据的更新频率，影响数据存取的速度，甚至造成数据存取发生错误。在 DRAM的一般工艺中，会使用高密度等离子体化学气相沉积法(HDPCVD)来沉积具有良好填 沟能力的氧化硅介电层，或是会使用等离子体对铝等金属进行蚀刻，这类大量使用等离子 体的工艺皆会导致上述的问题产生。也就是说，工艺中所使用的等离子体会使介电层表面 上聚集电荷，且聚集在介电层表面上的电荷会沿着金属内连线而移动至硅基底中，使部分 电荷被硅基底的悬挂键(dangling bond)捕获，造成漏电流路径的产生，因而导致电容器的 更新时间过短、启始电压分布过大等严重问题。因此，如何有效解决已知工艺中使用等离子体所衍生出大量电流泄漏的问题，并 减少DRAM的数据更新频率，而制造出高成品率且高可靠度的半导体元件，以确保元件品质 及效能是业界亟欲解决的课题之一。

发明内容
有鉴于此，本发明提供一种半导体制作工艺，可以减少漏电流路径的产生，以提升 元件效能。本发明提出一种半导体制作工艺。提供基底，且基底上已形成有介电层。接着， 于介电层中形成内连线结构，其中内连线结构的材料包括铜。于介电层上形成金属层，并 图案化金属层，以形成焊垫。进行退火步骤，其中退火步骤所使用的气体源包括浓度为 50% -90%的氢气。在本发明的一实施例中，上述的退火步骤是在形成金属层的步骤之后且在图案化 金属层的步骤之前进行。在本发明的一实施例中，上述的退火步骤是在图案化金属层以形成焊垫的步骤之 后进行。在本发明的一实施例中，上述的退火步骤的温度介于410°C至475°C之间。
在本发明的一实施例中，上述的退火步骤的时间介于20分钟至60分钟之间。进 行退火步骤的时间可以是20分钟、30分钟或60分钟。在本发明的一实施例中，上述的 退火步骤所使用的气体源包括浓度实质上为70% 的氢气。在本发明的一实施例中，上述图案化金属层包括使用等离子体。在本发明的一实施例中，上述的介电层的材料为选自于氮化硅(SiN)、碳氮化硅 (SiCN)、介电常数低于4的低介电材料以及氟掺杂硅玻璃(FSG)所组成的群组。在本发明的一实施例中，上述形成内连线结构的方法包括金属镶嵌法。本发明的半导体制作工艺在蚀刻金属层以形成焊垫之前或之后，使用高浓度的氢 气进行退火步骤，氢气能够在高温的环境下修补悬挂键，使其稳定，因此，能减少累积在基 底上的电荷，有助于减少漏电流的发生。为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例， 并配合附图，作详细说明如下。


图IA及图IB是依照本发明的实施例的半导体制作工艺的剖面示意图。图2为根据本发明实验例在不同条件下进行退火步骤所得到功能测试通过率与 DRAM更新时间效能表现之间的分布曲线图。附图标记说明100:基底102 晶体管104 掺杂区106 电容器IO8:介电层110:内连线结构112:金属层114:焊垫116:保护层
具体实施例方式本发明的半导体制作工艺主要是应用在铜的后段工艺中，亦即在形成含铜的金属 内连线之后续步骤中，通过在蚀刻金属层以形成焊垫之前或之后的时机进行退火步骤，以 移除累积在硅基底上的电荷与杂质，并同时修补悬挂键。详言之，在本发明中，退火步骤所 使用的气体源为氢气，且其浓度约介于50% -90%之间。在一实施例中，退火步骤所使用的 氢气浓度实质上为70%。此外，退火步骤所使用的气体源还可以加入惰性气体，如氮气等。 进行退火步骤的温度介于410°C至475°C之间，而进行时间约介于20分钟至60分钟之间。 进行退火步骤的时间可以是20分钟、30分钟或60分钟。退火时间60分钟即足以完成悬挂 键的修补。大于60分钟并无法进一步提升悬挂键的修补效果。在此说明的是，由于氢气的分子小并具有极佳的扩散性，因此在高温的环境下氢气可以扩散至层叠的结构中甚而到达硅基底之内部，而能够移除因使用等离子体进行沉积 介电层或蚀刻金属层所累积在硅基底表面上的杂质及电荷。此外，在后段工艺中完成金属 内连线之 后，使用高浓度的氢气进行退火步骤，可以利用氢气修补材料内的悬挂键而使其 形成稳定的键结，进而减少漏电流路径的产生，以提升元件效能。接下来将继续说明本发明的半导体制作工艺的实际应用。须注意的是，以下所述 的流程主要是为了详细说明本发明在实际应用时的顺序，以使本领域技术人员能够据以实 施，但并非用以限定本发明的范围。至于其它构件如导电部、半导体元件、金属内连线、介电 层、焊垫等的配置、形成方式及形成顺序，均可依所属技术领域中具有通常知识者所知的技 术制作，而不限于下述实施例所述。图IA及图IB是依照本发明的实施例的半导体制作工艺的剖面示意图。请参照图1A，提供基底100，其例如是半导体基底，如单晶硅基底等。基底100 上与基底100中形成有多个导电部或一般熟知的半导体元件。在此实施例中，是以在基 底100上形成DRAM存储单元及晶体管为例来进行说明；亦即基底100上已形成有晶体 管102，且在基底100中形成有掺杂区104及电容器106。接着，于基底100上形成介电 层108，并进行金属化工艺，以于介电层108中形成内连线结构110。介电层108例如是 由多层介电材料层所组成。介电层108的材料为选自于氮化硅(SiN)、碳氮化硅(SiCN)、 介电常数低于4的低介电材料以及氟掺杂硅玻璃(FSG)所组成的群组。其中低介电材料 例如是硅倍半氧化物如氢硅倍半氧化物(Hydrogen silsesquioxaneHSQ)、甲基硅倍半氧 化物(Methyl silsesquioxane, MSQ)与混合有机硅烷聚合物(Hybrido-organo siloxane polymer, H0SP)；芳香族碳氢化合物(Aromatichydrocarbon)如SiLK ；有机硅酸盐玻璃 (Organosilicate glass)如碳黑(blackdiamond, BD)、3MS、4MS ；聚对二甲苯(Parylene)； 氟化聚合物(Fluoro-Polymer)如 PFCB、CYT0P、Teflon ；聚芳醚(Poly(arylethers))如 PAE—2、FLARE ；多孑L聚合物(Porous polymer)如 XLK、Nanofoam、Aerogel ；Coral 等。介电 层108的形成的方法可以采用等离子体增强型化学气相沉积法(PECVD)、高密度等离子体 化学气相沉积法(HDPCVD)等方式。在一实施例中，内连线结构110的材料包括铜，且内连 线结构110的形成方法包括金属镶嵌法或双重金属镶嵌法。之后，于介电层108上形成金 属层112。金属层112的材料例如是铝。由于在形成介电层108与形成内连线结构110的过程中，会使用等离子体进行介 电材料的沉积或是使用等离子体进行蚀刻，因此会在基底100表面上累积电荷，而对元件 电性造成严重影响。在本发明中，在形成金属层112之后且进行后续图案化工艺之前，进行 退火步骤，以使金属层112合金化，并去除基底100表面所累积的电荷。退火步骤所使用的 气体源为氢气，且其浓度约介于50%-90%之间。在一实施例中，退火步骤所使用的氢气浓 度实质上为70%。此外，退火步骤所使用的气体源还可以加入惰性气体，如氮气等。进行 退火步骤的温度介于410°C至475°C之间，而进行时间约介于20分钟至60分钟之间。在一 实施例中，进行退火步骤的时间为20分钟。在另一实施例中，进行退火步骤的时间为30分 钟。在又一实施例中，进行退火步骤的时间为60分钟。由于退火步骤是使用高浓度的氢气 作为气体源，因此在去除表面电荷的同时，还可以利用氢气修补材料内的悬挂键而使其形 成稳定的键结，以减少漏电流的发生，进而提升DRAM的元件效能及品质。之后，请参照图1B，图案化金属层112，以形成焊垫114。图案化金属层112的方式可以通过光刻工艺与蚀刻工艺来完成，其中蚀刻工艺例如是使用等离子体来移除部分金属 层112。之后，于基底100上形成暴露出部分焊垫114的保护层116，以保护元件及电路不 与外界接触而受到湿气或其它污染物的影响，并防止金属氧化或是损坏。保护层116的材 料选自于氧化硅、氮化硅、氮氧化硅、硼硅玻璃(BSG)、磷硅玻璃(P SG)、硼磷硅玻璃(BPSG)、 其它合适的绝缘材料及其组合所组成的族群。特别说明的是，在本发明中，退火步骤除了可以在蚀刻金属层112之前进行，上述 的退火步骤也可以是在图案化金属层112而形成焊垫114之后进行。由于图案化金属层112 包括使用等离子体对金属层112进行蚀刻，因此在图案化金属层112之后也会造成电荷累 积。使用浓度约介于50%-90%之间的氢气，并以上述的条件设定进行退火步骤，同样地也 可以去除基底100表面所累积的电荷，且修补材料内的悬挂键，以减少漏电流的发生及提 升元件效能。在一实施例中，由于在图案化金属层112之后使用高浓度氢气进行退火步骤 可进一步修补蚀刻金属层112时所造成的悬挂键而使其形成稳定的键结，因此相较于在蚀 刻金属层112之前进行退火步骤，在蚀刻金属层112之后进行退火步骤会具有更佳的效果。上述实施例是以在蚀刻金属层112之前进行次退火步骤，或是在蚀刻金属层112 之后进行次退火步骤。然而，在实际应用时，并不限于此，其可以依照需要来加以调整。通 过在蚀刻金属层112之前或之后使用高浓度的氢气进行退火工艺，利用氢气分子具有极佳 的扩散性可以扩散至层叠的结构中，而能够移除因使用等离子体而累积在基底100表面上 的杂质及电荷，并可以利用氢气使悬挂键稳定，减少漏电流路径的产生。此外，由于介电层 108的材料包括低介电材料或氟掺杂硅玻璃，且内连线结构110的材料包括铜，因此可以减 少使用等离子体进行沉积及蚀刻的机会，而有助于减低等离子体对元件效能的影响。因此， 本发明的半导体工艺中的退火步骤至少可以达到下列功效去除因等离子体而累积的电 荷、铝合金化(aluminum alloying)、调整启始电压、稳定接合漏电流、修补单晶硅基底内部 的悬挂键，进而延长DRAM的更新时间及增进存储器运作的效率且有助于省电。为证实本发明的半导体制作工艺确实能够提升元件效能，以下特举实验例来说明 使用本发明的半导体制作工艺对DRAM的更新时间的影响。实验例图2为根据本发明实验例在不同条件下进行退火步骤所得到功能测试通过率 (function pass ratio)与 DRAM 更新时间效能表现(DRAM refresh timeperformance)之 间的分布曲线图。请参照图2，曲线A表示在铝的后段工艺中，在蚀刻最上层铝金属层形成焊垫之 后，利用浓度约为71%的氢气进行退火步骤。曲线B表示在铜的后段工艺中，在蚀刻最上层 铝金属层形成焊垫之后，利用浓度约为9. 的氢气进行退火步骤。曲线C表示在铜的后 段工艺中，在蚀刻最上层铝金属层形成焊垫之前，利用浓度约为71 %的氢气进行退火步骤。 曲线D表示在铜的后段工艺中，在蚀刻最上层铝金属层形成焊垫之后，利用浓度约为71 % 的氢气进行退火步骤。特别说明的是，DRAM更新时间效能表现是以曲线A为基准线，并将 各条件所得到的曲线常态化。在此实验例中，铝的后段工艺是以铝作为内连线的导线材料， 以钨作为内连线的插塞材料，并以氧化硅作为介电层材料；而铜的后段工艺是以铜作为内 连线的导线与插塞材料，以铝作为焊垫材料，并以氮化硅(SiN)、碳氮化硅(SiCN)、介电常 数低于4的低介电材料或氟掺杂硅玻璃(FSG)作为介电层材料。
如图2所示，当比较曲线A、曲线C与曲线D时，相较于在铝的后段工艺中使用高 浓度氢气进行退火步骤(曲线A)，在铜的后段工艺中使用高浓度氢气进行退火步骤(曲线 C、D)可以显著改善DRAM更新时间效能表现，其约可增加40-60%。当比较曲线C与曲线D 时，相较于在蚀刻最上层铝金属层形成焊垫之前使用高浓度氢气进行退火步骤(曲线C)， 在蚀刻最上层铝金属层形成焊垫之后使用高浓度氢气进行退火步骤(曲线D)的DRAM更新 时间效能表现会获得进一步提升，其约可增加20 %。当比较曲线B与曲线D时，在蚀刻最上 层铝金属层形成焊垫之后使用高浓度氢气进行退火步骤(曲线D)的DRAM更新时间效能表 现会远高于使用低浓度氢气进行退火步骤(曲线B)。当比 较曲线A与曲线D时，在使用高 浓度氢气进行退火步骤的条件下，铜后段工艺中的介电层在经过一次铝蚀刻后(曲线D)会 比铝后段工艺中的介电层经过多次铝蚀刻(曲线A)具有较佳的回复效果。此外，由上述结 果还可知，蚀刻铝金属层所造成的损害是影响DRAM更新时间效能表现的重大因素之一。由实验的结果显示在铜的后段工艺中，不论是在蚀刻铝金属层以形成焊垫之前 或之后使用高浓度的氢气进行退火步骤均可以有效减少漏电流，延长元件更新的时间。综上所述，本发明的半导体制作工艺形成含铜的内连线结构，并通过在蚀刻金属 层以形成焊垫之前或之后使用高浓度的氢气进行退火步骤，能够在高温的环境下利用氢气 分子具有极佳的扩散性来移除累积在基底表面上的电荷或杂质，并同时修补悬挂键而使其 形成稳定的键结。因此，本发明可以利用高浓度氢气进行退火步骤以减少漏电流的发生，进 而延长DRAM的更新时间并增进存储器运作的效率，且有助于省电。虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何所属技术 领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明 的保护范围当视后附的权利要求所界定的为准。
权利要求
一种半导体制作工艺，包括提供基底，该基底上已形成有介电层；于该介电层中形成内连线结构，该内连线结构的材料包括铜；于该介电层上形成金属层；图案化该金属层，以形成焊垫；以及进行退火步骤，其中该退火步骤所使用的气体源包括浓度为50％ 90％的氢气。
2.如权利要求1所述的半导体制作工艺，其中该退火步骤是在形成该金属层的步骤之 后且在图案化该金属层的步骤之前进行。
3.如权利要求1所述的半导体制作工艺，其中该退火步骤是在图案化该金属层以形成 该焊垫的步骤之后进行。
4.如权利要求1所述的半导体制作工艺，其中该退火步骤的温度介于410°C至475°C之间。
5.如权利要求1所述的半导体制作工艺，其中该退火步骤的时间介于20分钟至60分 钟之间。
6.如权利要求5所述的半导体制作工艺，其中该退火步骤的时间为20分钟。
7.如权利要求5所述的半导体制作工艺，其中该退火步骤的时间为30分钟。
8.如权利要求5所述的半导体制作工艺，其中该退火步骤的时间为60分钟。
9.如权利要求1所述的半导体制作工艺，其中该退火步骤所使用的气体源包括浓度实 质上为70%的氢气。
10.如权利要求1所述的半导体制作工艺，其中图案化该金属层包括使用等离子体。
11.如权利要求1所述的半导体制作工艺，其中该介电层的材料为选自于氮化硅、碳氮 化硅、介电常数低于4的低介电材料以及氟掺杂硅玻璃所组成的群组。
12.如权利要求1所述的半导体制作工艺，其中形成该内连线结构的方法包括金属镶 嵌法。
全文摘要
一种半导体制作工艺。提供基底，且基底上已形成有介电层。接着，于介电层中形成内连线结构，其中内连线结构的材料包括铜。于介电层上形成金属层，并图案化金属层，以形成焊垫。进行退火步骤，其中退火步骤所使用的气体源包括浓度为50％-90％的氢气。
文档编号H01L21/768GK101969041SQ200910161268
公开日2011年2月9日 申请日期2009年7月28日 优先权日2009年7月28日
发明者方俊杰, 郭聪敏, 陈柏荣 申请人:联华电子股份有限公司