半导体器件制造方法

专利名称：半导体器件制造方法
技术领域：
本发明涉及半导体器件制造方法，更具体地涉及包括用于在半导体衬底中形成沟槽和用于利用外延生长方法掩埋沟槽的工艺的半导体器件制造方法。
背景技术：
在诸如MOSFET(绝缘栅场效应晶体管)、IGBT(绝缘栅双极晶体管)、双极晶体管以及二极管之类的半导体器件中，如果使漂移电流流过的区域(以下称为漂移层)更薄，则漂移电流的电流路径变得更短而且导通电阻变得更低，但降低了耐压。反之，如果使漂移层更厚，则耐压变高，但提高了导通电阻。如上所述，在这些半导体器件中观查到导通电阻与耐压之间的折衷关系。
作为一种用于改善此折衷关系的技术，已知一种涉及超结结构的技术。该超结结构的特征在于，漂移层不是单半导体层，而是具有一种结构，其中各自具有高杂质浓度的n型半导体区和p型半导体区交替和重复地接合(以下称为平行pn结构)。作为用于形成平行pn结构的方法，已提出一
种方法，其中通过干法蚀刻在n型漂移层中形成沟槽，而且利用外延生长的p型半导体掩埋这些沟槽。
作为一种在硅衬底中形成沟槽的方法，所谓的博希工艺(Bosch process)是众所周知的。在博希工艺中，通过交替和重复地执行蚀刻工艺和钝化工艺来提高各向异性蚀刻。
作为一种用于在通过上述方法形成的沟槽内生长具有高结晶度的外延层的方法，已提出了下述方法。沟槽在第一导电类型的半导体衬底中形成。沟槽的内壁用稀释的氟化酸或缓冲的氟化酸清洗，再用纯净水清洗，然后干燥。将此衬底置于煤气炉中，向该煤气炉提供含氢的蚀刻气体和含HC1或Cl2的载气，沟槽内部暴露的表面被蚀刻约数nm到1 (im，而且沟槽内 部暴露的表面被清理干净。此外，通过此蚀刻，沟槽被形成为向上开口变 宽的形状。在蚀刻工艺之后，在氢气氛下进行退火，且将生长气体、蚀刻 气体、掺杂气体以及载气提供到炉中，以使第二导电类型的半导体在沟槽 内部外延生长，从而沟槽被该半导体掩埋(例如，参见专利文献l)。
然而，当利用外延生长的p型半导体掩埋沟槽时，如果用于形成沟槽 的掩模氧化膜残存，则会出现以下问题。图25是示出根据常规制造方法生 长外延层以覆盖掩模氧化膜的表面的剖面图。此外，图26是示出具有掩埋 缺陷的外延层的剖面图。如图25所示，当用p型半导体31掩埋沟槽时， 形成突出在掩模氧化膜23之上的p型半导体31 (以下称为过外延层)以覆 盖掩模氧化膜23的表面。此时，在掩模氧化膜23与生长在该掩模氧化膜 23的表面上的p型半导体31之间有应力产生，由此在p型半导体31的表 面层上会出现晶体缺陷。这些晶体缺陷的出现范围涵盖靠近沟槽的开口部 分的p型半导体31，而且在通过表面抛光等去除过外延层之后，这些晶体 缺陷保留在p型半导体31的表面层中。保留在p型半导体31的表面层中 的晶体缺陷导致漏电流增大。因此，为了避免过外延层引起的应力的影响， 如图26所示，在p型半导体32生长在掩模氧化膜23的表面之前完成掩埋， 由此不会形成过外延层。然而，在此情况下，在p型半导体32的表面层上 会形成V形凹槽。即使通过执行后续工艺使半导体器件的表面平滑，V形 凹槽还保留在p型半导体32的表面上，而且在p型半导体32中最终会出 现掩埋缺陷。为此，为了防止这些掩埋缺陷，需要继续外延生长直到形成 过外延层。
因此，作为避免上述问题的一种方法，已提出了以下方法，其中在去 除掩模氧化膜之后，用p型半导体掩埋沟槽。更具体地，在硅衬底的上表 面上形成用于沟槽蚀刻的掩模氧化膜，并利用该掩模氧化膜进行蚀刻，以 在硅衬底中形成沟槽。在去除掩模氧化膜之后，在无氧化或无氮化的减压 气氛下进行热处理，以使硅衬底中沟槽的内表面光滑。而且，通过外延生 长方法在沟槽内部形成外延膜，以使沟槽被该外延膜掩埋。接着，使衬底 上的外延膜表面平坦(例如，参见专利文献2)。而且，作为另一方法，已经提出了以下方法。此方法是一种用于制造 半导体衬底的方法，其中在硅衬底中形成沟槽之后，在硅衬底的表面上包 括沟槽的底面和侧面上形成外延膜，并且用该外延膜掩埋沟槽，其中至少 在用外延膜掩埋沟槽的最后掩埋工艺中，使生长在沟槽的侧面上的外延膜 在沟槽的开口部分处的生长速度小于在比沟槽的开口部分深的部分处的生 长速度，作为形成外延膜的条件。那时，当沟槽在硅衬底中形成时，形成 在硅衬底上的氧化膜被用作掩模，而在沟槽形成之后和外延膜形成之前， 用作掩模的氧化膜被去除(例如，参见专利文献3)。
专利文献1:日本专利申请特许公开No. 2006-019610 专利文献2:日本专利申请特许公开No. 2002-124474 专利文献3:日本专利申请特许公开No. 2005-317卯5
然而，用来形成沟槽的掩模氧化膜可在后续工艺中使用，以提高制造 工艺的效率。例如， 一种用于利用掩模氧化膜的方法如下所述。在其中利 用曝光装置等识别形成在掩模氧化膜上的掩模图案的配置下，可将该掩模 图案用作半导体衬底与光掩模之间的位置对准标记，即作为对准标记。而 且，在通过CMP (化学机械抛光)等使半导体衬底的表面平滑的工艺中， 可使用掩模氧化膜的平面作为抛光结束的基准平面。由于这些原因，期望 该掩模氧化膜在平行pn结构形成之后的工艺中保持不去除。
为解决在上述常规技术中遇到的问题，本发明的一个目的是提供一种 用于制造具有超结结构的半导体器件的方法，其中虽然用于形成沟槽的掩 模保持未去除，但具有高结晶度的外延层在沟槽内部形成，以制造具有优 秀器件性质的半导体器件。

发明内容
为解决上述问题，且为了实现上述目的，根据本发明的权利要求1的 一种半导体器件制造方法具有以下特征。首先，执行第一掩模工艺以在第 一导电类型的半导体衬底的主面上形成部分打开的第一掩模。接着，执行蚀刻步骤以通过蚀刻第一导电类型的半导体衬底的暴露给第一掩模中的开 口部分的半导体部分而形成沟槽。然后，执行暴露工艺，其中使第一掩模 中的各个开口部分的宽度加宽，且暴露第一导电类型的半导体衬底的表面 上的在蚀刻工艺之后未被蚀刻的半导体部分。接着，执行层形成工艺，其 中在沟槽和在暴露工艺中暴露的第一导电类型的半导体衬底的半导体部分 中外延生长第二导电类型的半导体层。
此外，根据本发明的权利要求2的半导体器件制造方法的特征在于， 在本发明的权利要求1中，在暴露工艺中，通过使用由抗蚀膜、氮化膜或 氧化膜组成的掩模加宽第一掩模中的开口部分的宽度。
此外，根据本发明的权利要求3的半导体器件制造方法的特征在于，
在本发明的权利要求1或2中，第一掩模由氧化膜、氮化膜或氧化膜和氮
化膜的层叠膜组成。
而且，根据本发明的权利要求4的半导体器件制造方法具有以下特征。 首先，执行第一掩模工艺以在第一导电类型的半导体衬底的主面上形成部 分打开的第一掩模。接着，执行第二掩模工艺，以在第一掩模的余下部分 的表面上层叠第二掩模，第二掩模的宽度窄于所述第一掩模的宽度。然后， 执行蚀刻工艺以通过蚀刻第一导电类型的半导体衬底的暴露给第一掩模中 的开口部分和第二掩模中的开口部分的半导体部分而形成沟槽。然后执行 暴露工艺，其中利用第二掩模使第一掩模的宽度变窄，且暴露第一导电类 型的半导体衬底的表面上的在蚀刻工艺之后未被蚀刻的半导体部分。接着， 执行层形成工艺，其中在沟槽和在暴露工艺中暴露的第一导电类型的半导 体衬底的半导体部分中外延生长第二导电类型的半导体层。
此外，根据本发明的权利要求5的半导体器件制造方法的特征在于， 在本发明的权利要求4中，第一掩模是氧化膜或氮化膜。
此外，根据本发明的权利要求6的半导体器件制造方法的特征在于， 在本发明的权利要求4或5中，第二掩模是抗蚀膜、氮化膜或氧化膜。
更进一步，根据本发明的权利要求7的半导体器件制造方法的特征在 于，在本发明的权利要求1至6中的任一项中，层形成工艺在一腔体内执 行外延生长，向该腔体提供硅源气体和卤化物气体的混合气体。根据本发明的上述权利要求，未在第一导电类型的半导体衬底的表面 上所形成的第一掩模的表面上生长第二导电类型的半导体。因此有可能防 止由于过外延层的影响而在第二导电类型的半导体的表面层上出现晶体缺 陷，还有可能减少器件的漏电流。此外，因为在形成沟槽之后，第二导电 类型的半导体从通过去除第一掩模的余下部分的一部分而暴露的第一导电 类型的半导体衬底的表面生长，所以有可能防止V形凹槽在第二导电类型 的半导体的表面上和靠近沟槽的开口部分处形成。因此，沟槽可用第二导 电类型的半导体完全掩埋，而不会形成过外延层。因此，有可能防止在第 二导电类型的半导体的表面上出现掩埋缺陷。
根据本发明的权利要求4至7，因为第二掩模在第一掩模的表面上形 成，所以在第一导电类型的半导体衬底的表面上形成的掩模层叠膜的总厚 度变得充分大。因此，第二导电类型的半导体不会生长在第二掩模的表面 上。
利用根据本发明的半导体器件制造方法，在制造具有超结结构的半导 体器件时，有可能减少在半导体衬底上形成的外延层中出现的晶体缺陷。
而且，有可能防止外延层中的掩埋缺陷。因此，用于沟槽形成的掩模保持 未去除，同时具有高结晶度的外延层在沟槽内形成，藉此有可能获得能制 造具有优秀器件性质的半导体器件的效果。


图1是示出通过根据本发明的制造方法所制造的超结半导体器件的示 例的剖面图2是示出通过根据实施例1的制造方法制造的半导体器件的剖面图； 图3是示出通过根据实施例1的制造方法制造的半导体器件的剖面图； 图4是示出通过根据实施例1的制造方法制造的半导体器件的剖面图； 图5是示出通过根据实施例1的制造方法制造的半导体器件的剖面图； 图6是示出通过根据实施例1的制造方法制造的半导体器件的剖面图； 图7是示出通过根据实施例1的制造方法制造的半导体器件的剖面图； 图8是示出通过根据实施例1的制造方法制造的半导体器件的剖面图；图9是示出通过根据实施例1的制造方法制造的半导体器件的剖面图； 图10是示出通过根据实施例1的制造方法制造的半导体器件的剖面
图11是示出通过根据实施例1的制造方法制造的半导体器件的剖面
图12是示出通过根据实施例2的制造方法制造的半导体器件的剖面
图13是示出通过根据实施例2的制造方法制造的半导体器件的剖面
图14是示出通过根据实施例2的制造方法制造的半导体器件的剖面
图15是示出通过根据实施例3的制造方法制造的半导体器件的剖面
图16是示出通过根据实施例3的制造方法制造的半导体器件的剖面
图17是示出通过根据实施例3的制造方法制造的半导体器件的剖面
图18是示出通过根据实施例3的制造方法制造的半导体器件的剖面
图19是示出通过根据实施例3的制造方法制造的半导体器件的剖面
图20是示出通过根据实施例3的制造方法制造的半导体器件的剖面
图21是示出通过根据实施例3的制造方法制造的半导体器件的剖面
图22是示出通过根据实施例3的制造方法制造的半导体器件的剖面
图23是示出通过根据实施例3的制造方法制造的半导体器件的剖面
图；图24是示出通过根据实施例3的制造方法制造的半导体器件的剖面
图25是示出通过常规制造方法制造的半导体器件的剖面图；以及 图26是示出通过另一常规制造方法制造的另一半导体器件的剖面图。
具体实施例方式
以下将参考附图详细地描述根据本发明的优选实施例的一种半导体器 件制造方法。在说明书和附图中，在以n开头的层和区中，电子是多数载 流子；而在以p开头的层和区中，空穴是多数载流子。而且，具有附加在n 上的+标记的层和区的杂质浓度高于没有该标记的层和区的杂质浓度。此 外，在实施例和附图的以下描述中，相同的标记指代相同的组件，且略去 重复的描述。
实施例1
图1是示出通过根据本发明的制造方法所制造的超结半导体器件的示 例的剖面图。此处以垂直MOSFET为例进行描述。如图1所示，通过交替 和重复地接合n型半导体区2和p型半导体区3构成的平行pn结构4被设 置在具有低电阻的11++漏层1上。具有高杂质浓度的p型基区5被设置在平 行pn结构4的p型半导体区3的表面层上。在p型基区5的表面层上，设 置了具有高杂质浓度的n+源区6。
在平行pn结构4的n型半导体区2与n+源区6之间，通过栅氧化膜7 将栅电极8设置在p型基区5的表面上。源电极9与p型基区5和n+源区 6接触。源电极9通过间层绝缘膜10与栅电极8绝缘。漏电极ll被设置在 11++漏层1的背面上。此半导体器件的表面被表面保护膜(未示出)覆盖。
图2至11是示出通过根据实施例1的制造方法制造的半导体器件的剖 面图。首先，制备n型低阻硅衬底(11++衬底)21，且在该衬底的表面上外 延生长n型半导体22。该n型低阻硅衬底21担当11++漏层1。接着，通过 诸如发热氧化方法之类的热氧化方法在n型半导体22的表面上形成掩模氧 化膜23 (图2)。然后，在掩模氧化膜23的表面上形成掩模氮化膜24。接着，向掩模氧化膜24的表面涂敷抗蚀膜(未示出)。然后，通过光刻和蚀
刻在沟槽形成区的部分处打开掩模氧化膜23和掩模氮化物膜24(以下称为 掩模层叠膜)。然后去除抗蚀膜(图3)。
接着，例如，将处于图3所示状态的半导体器件置于一腔体(未示出) 中，蚀刻n型半导体22的暴露给掩模层叠膜的开口部分的部分(以下称为 第一暴露部分)以形成沟槽25，同时每数秒向该腔体中交替地提供保护膜 形成气体和蚀刻气体，如图4所示。此时，当沟槽25形成时，掩模氮化膜 24也略作蚀刻。n型半导体22的在沟槽形成之后残存的部分担当平行pn 结构4的n型半导体区2。
接着，将处于如图4所示状态的半导体器件取出该腔体，并将抗蚀膜 26涂敷到掩模层叠膜的表面上。然后，使抗蚀膜26经受光刻，以使抗蚀膜 26的宽度窄于掩模层叠膜的宽度(图5)。此时，抗蚀膜26位于掩模氮化 膜24的表面上的接近中央位置处。接着，通过将余下的抗蚀膜26用作掩 模执行蚀刻，藉此使掩模层叠膜的宽度变窄，从而仅掩模层叠膜的中央部 分保留。此时，掩模氧化膜23的宽度变成等于掩模氮化膜24的宽度。因 此，n型半导体22靠近沟槽25开口端的部分(以下称为第二暴露部分)被 暴露。然后去除抗蚀膜26 (图6)。
接着，例如，将处于如图6所示状态的半导体器件置于外延生长系统 (未示出)中并使其经受热处理，藉此使沟槽25的内表面(沟槽的侧面和 底面)平滑。然后，如图7所示，通过外延生长方法在沟槽25的内部生长 p型半导体27。此时，p型半导体27也从n型半导体22的第二暴露部分生 长。然后，连续生长p型半导体27，藉此沟槽25被p型半导体27掩埋， 如图8所示。此时，沟槽25用p型半导体27掩埋至与使平行pn结构4平 滑之后获得的n型半导体22的表面一样高的高度，且掩埋到V形凹槽不会 保留在平行pn结构4的表面上的程度。不过，因为掩模层叠膜厚，所以p 型半导体27的表面变得低于掩模氮化膜24的表面。p型半导体27担当平 行pn结构4的p型半导体区3。
接着，如图9所示，通过例如湿法蚀刻或等离子蚀刻仅将掩模层叠膜 的掩模氮化膜24去除。接着，如图10所示，执行诸如CMP之类的抛光，同时将掩模氧化膜23的平面用作抛光结束的基准平面，从而去除突出到掩
模氧化膜23之上的硅层。接着，如图11所示，例如通过硅蚀刻去除p型 半导体27的突出在n型半导体22的表面之上的部分，藉此使平行pn结构 4的表面层平滑。
然后，如图1所示，通过执行普通MOSFET制造工艺，按顺序形成由 四乙氧基硅垸(TEOS)膜组成的场氧化膜(未示出)、栅氧化膜7以及栅 电极8。接着，在半导体衬底的表面上形成栅电极图案。然后，通过自对准 离子注入和热扩散形成p型基区5。此外，形成n+源区6、间层绝缘膜(BPSG) 10、源电极9、表面保护膜(未示出)以及漏电极11，藉此完成具有平坦 栅极结构的垂直MOSFET。
以下给出各个部分的尺寸和杂质浓度、工艺条件等的示例。然而，本 发明不限于这些值。此外，混合气体的比率取决于沉积速率、沟槽的大小 和长宽比等会不同。此处以具有600V耐压的半导体器件为例进行描述。例 如，n型低阻衬底21的厚度和浓度分别是625 )im和4x 1018cm—3。例如， n型半导体22的厚度和浓度分别是55 )im和4 x 1015 cm—3。例如，掩模氧 化膜23的厚度是0.8 (im。例如，掩模氮化膜24刚形成时的厚度是1.6 pm。 例如，沟槽的开口宽度和深度分别是6)im和45^im。所形成的沟槽的深度 不触及n型低阻衬底21。例如，沟槽与毗邻的另一沟槽之间的距离是6 )im。 此外，在用于形成沟槽的蚀刻工艺下，掩模氮化膜24也被蚀刻。例如，掩 模氮化膜24在沟槽蚀刻之后余下的厚度是1.2)am。例如，在标准气压和氢 气氛下在950到115(TC下执行沟槽内的热处理。也在相同条件下执行随后 要执行的沟槽内的外延层形成。此外，提供到腔体中的用于形成外延层的 气体是硅源气体和蚀刻气体的混合气体。例如，使用三氯硅垸作为硅源气 体。例如，使用氯化氢(HC1)作为蚀刻气体。例如，此时，以6比1的比 例提供硅源气体和蚀刻气体。
即使在沟槽用p型半导体27完全掩埋时，掩模层叠膜的厚度也足够大， 使p型半导体27不会在掩模层叠膜的表面上生长。此外，因为第二暴露部 分在n型半导体22的表面上存在，所以p型半导体27也从第二暴露部分 外延生长。因为根据上述实施例1，掩模氮化膜24在掩模氧化膜23的表面上形 成，所以在n型半导体22的表面上形成的掩模层叠膜的总厚度变得充分大。 因此，p型半导体27不会生长在掩模层叠膜的表面上。因此有可能防止由 于过外延层的影响而在p型半导体27的表面层上出现晶体缺陷，还有可能 减少器件中的漏电流。此外，因为p型半导体27从第二暴露部分生长，所 以有可能防止V形凹槽在p型半导体27的表面上且靠近沟槽的开口部分形 成。因此，沟槽可用p型半导体27完全掩埋，而不会在掩模层叠膜上形成 过外延层。因此，有可能防止在p型半导体27的表面上出现掩埋缺陷。
实施例2
以下将描述根据实施例2的半导体器件制造方法。将省略实施例2中 与实施例1重复的描述和附图。图12至14是示出通过根据实施例2的制 造方法制造的半导体器件的剖面图。首先，如图2和3所示，与实施例1 一样，在n型低阻硅衬底21的表面上形成n型半导体22，且在n型半导体 22的表面上形成掩模氧化膜23和掩模氮化膜24，而且使得掩模层叠膜形 成开口 (掩模氧化膜23和掩模氮化膜24)。
接着，将抗蚀膜28涂敷到掩模层叠膜的表面。然后，使抗蚀膜28经 受光刻，以使抗蚀膜28的宽度窄于余下的掩模层叠膜的宽度(图12)。此 时，抗蚀膜28位于掩模氮化膜24的表面上的接近中央位置处。接着，通 过将余下的抗蚀膜28用作掩模执行蚀刻，藉此使掩模层叠膜的掩模氮化膜 24的宽度变窄，从而仅掩模氮化膜24的中央部分保留。此时，掩模氧化膜 23的部分表面暴露，而且掩模层叠膜具有凸起形状。然后去除抗蚀膜28(图 13)。
接着，如图14所示，蚀刻n型半导体22的暴露给掩模层叠膜的开口 部分的部分(第一暴露部分)以形成沟槽25。用于形成沟槽25的方法类似 于实施例1中所描述的方法。此时，当沟槽25形成时，掩模氧化膜23和 掩模氮化膜24的表面的暴露部分也略作蚀刻。在实施例2中，沟槽形成之 后的掩模氮化膜24的厚度类似于实施例1中所描述的厚度。
接着，通过将掩模氮化膜24用作掩模来执行蚀刻，藉此使掩模氧化膜23的宽度变窄，从而仅掩模层叠膜23的中央部分保留。此时，如图6所示， 掩模氧化膜23的宽度变成等于掩模氮化膜24的宽度。因此，n型半导体 22靠近沟槽25开口端的部分(以下称为第二暴露部分)被暴露。后续的工 艺类似于实施例1中所描述的那些工艺。
如上所述，实施例2可获得类似于实施例1的效果。当执行蚀刻以形 成沟槽25时，掩模氧化膜23也被蚀刻和减薄。因此，可以使随后执行的 使掩模氧化膜23变窄的工艺中的蚀刻时间比实施例1中更短。此外，因为 此时可将掩模氮化膜24用作蚀刻掩模，所以不需要增加形成用来使掩模氧 化膜23的宽度变窄的掩模的特别工艺。因此，可以使形成平行pn结构4 的工艺高效。
实施例3
以下将描述根据实施例3的半导体器件制造方法。将略去实施例3中 与实施例1重复的描述和附图。图15至24是示出通过根据实施例3的制 造方法制造的半导体器件的剖面图。首先，与实施例1中一样，在n型低 阻硅衬底(11++衬底)21的表面上外延生长n型半导体22。接着，通过诸如 发热氧化方法之类的热氧化方法在n型半导体22的表面上形成掩模氧化膜 29 (图15)。接着，向掩模氧化膜29的表面涂敷抗蚀膜(未示出)。然后， 通过光刻和蚀刻在沟槽形成区上的部分处使得掩模氧化膜29形成开口，如 图16所示。然后去除抗蚀膜。
接着，如图17所示，蚀刻n型半导体22的暴露给掩模氧化膜29的开 口部分的部分(第一暴露部分)以形成沟槽25。用于形成沟槽25的方法类 似于实施例1中所描述的方法。此时，当沟槽25己形成时，掩模氧化膜29 也略作蚀刻。
接着，将抗蚀膜30涂敷到掩模氧化膜29的表面。然后，使抗蚀膜30 经受光刻，以使抗蚀膜30的宽度窄于余下的掩模氧化膜29的宽度(图18)。 此时，抗蚀膜30位于掩模氧化膜29的表面上的接近中央位置处。接着， 通过将余下的抗蚀膜30用作掩模来执行蚀刻，藉此使掩模氧化膜29的宽 度变窄，从而仅掩模氧化膜29的中央部分保留。因此，n型半导体22的靠近沟槽25开口端的部分(第二暴露部分)被暴露。然后去除抗蚀膜30 (图 19)。
接着，与实施例l中一样，使半导体器件经受热处理，藉此使沟槽25 的内表面(沟槽的侧面和底面)平滑。然后，如图20所示，通过外延生长 方法在沟槽25的内部生长p型半导体27。此时，p型半导体27也从n型 半导体22的第二暴露部分生长。然后，连续生长p型半导体27，藉此沟槽 25用p型半导体27掩埋，如图21所示。此时，沟槽25用p型半导体27 掩埋至与使平行pn结构4平滑之后获得的n型半导体22的表面一样高的 高度，且掩埋到V形凹槽不会保留在平行pn结构4的表面上的程度。不过， 因为掩模氧化膜29厚，所以p型半导体27的表面变得低于掩模氧化膜29 的表面。然后，通过执行蚀刻来减薄掩模氧化膜29，如图22所示。
接着，如图23所示，去除突出到掩模氧化膜29之上的p型半导体27， 同时将经过减薄的掩模氧化膜29的平面用作抛光结束的基准平面。接着， 如图24所示，去除p型半导体27的突出在n型半导体22的表面之上的部 分，藉此使半导体器件的表面平滑。此时使用的用于去除p型半导体27的 方法类似于实施例1中所描述的方法。后续的工艺类似于实施例1中所描 述的那些工艺。
例如，在实施例3中，掩模氧化膜29的初始厚度是2.4)am。此外，例 如，在用于形成沟槽的蚀刻工艺之后，掩模氧化膜29的余下部分的厚度是 2.0 pm。此外，例如，通过在沟槽25用p型半导体27掩埋之后执行掩模 氧化膜29的蚀刻，掩模氧化膜29被减薄至0.8 pm。
即使当沟槽用p型半导体27完全掩埋，掩模氧化膜的厚度也足够大， 使p型半导体27不会生长在掩模氧化膜29的表面上。此外，n型半导体 22的第二暴露部分的效果类似于实施例1的效果。
如上所述，实施例3可获得类似于实施例1的效果。
上述的本发明不限于上述实施例，而能以不同的方式被修改。例如， 在实施例中描述的尺寸、浓度等的值仅仅作为示例给出，且本发明不限于 这些值。此外，虽然将在第一导电类型半导体中形成的沟槽形成为不触及 半导体衬底的深度，但也可形成完全穿过第一导电类型半导体并触及半导体衬底的深度的沟槽。而且，虽然在上述实施例中的第一导电类型半导体 为n型且第二导电类型半导体为p型，但即使第一导电类型半导体是p型
且第二导电类型半导体为n型，同样能实现本发明。而且，本发明不限于 应用于MOSFET，也可应用于诸如IGBT、双极晶体管以及二极管之类的半 导体器件。更进一步地，本发明不限于应用到用于制造平行pn结构的方法， 也可应用到用于在半导体中形成沟槽的方法。
如上所述，根据本发明的半导体器件制造方法可用作包括沟槽形成工 艺的半导体器件制造方法，更具体地适用于具有超结结构的功率半导体器 件的制造方法。
权利要求
1.一种半导体器件制造方法，包括第一掩模步骤，其在第一导电类型的半导体衬底的主面上形成部分打开的第一掩模；蚀刻步骤，其通过蚀刻所述第一导电类型的半导体衬底的暴露给所述第一掩模的开口部分的半导体部分而形成沟槽；暴露步骤，其使所述第一掩模中的各个开口部分的宽度加宽，且暴露所述第一导电类型的半导体衬底的表面上的在所述蚀刻步骤之后未被蚀刻的半导体部分；以及层形成步骤，其在所述沟槽和在所述暴露步骤中暴露的所述第一导电类型的半导体衬底的所述半导体部分中外延生长第二导电类型的半导体层。
2. 如权利要求1所述的半导体器件制造方法，其特征在于，在所述暴露 步骤中，通过使用由抗蚀膜、氮化膜或氧化膜组成的掩模来加宽所述第一掩模 中的所述开口部分的宽度。
3. 如权利要求1所述的半导体器件制造方法，其特征在于，所述第一掩 模由氧化膜、氮化膜或氧化膜和氮化膜的层叠膜组成。
4. 一种半导体器件制造方法，包括第一掩模步骤，其在第一导电类型的半导体衬底的主面上形成部分打开的 第一掩模；第二掩模步骤，其在所述第一掩模的余下部分的表面上层叠第二掩模，所 述第二掩模的宽度窄于所述第一掩模的宽度；蚀刻步骤，其通过蚀刻所述第一导电类型的半导体衬底的暴露给所述第一 掩模中的开口部分和所述第二掩模中的开口部分的半导体部分而形成沟槽；暴露步骤，其通过利用所述第二掩模使所述第一掩模的宽度变窄，且暴露 所述第一导电类型的半导体衬底的表面上的在所述蚀刻步骤之后未被蚀刻的 半导体部分；以及层形成步骤，其在所述沟槽和在所述暴露步骤中暴露的所述第一导电类型 的半导体衬底的所述半导体部分中外延生长第二导电类型的半导体层。
5. 如权利要求4所述的半导体器件制造方法，其特征在于，所述第一掩 模是氧化膜或氮化膜。
6. 如权利要求4所述的半导体器件制造方法，其特征在于，所述第二掩 模是抗蚀膜、氮化膜或氧化膜。
7. 如权利要求1所述的半导体器件制造方法，其特征在于，所述层形成 步骤在一腔体内执行外延生长，向所述腔体中提供硅源气体和卣化物气体的混 合气体。
全文摘要
一种包括沟槽形成工艺的半导体器件制造方法，其中沟槽用具有高结晶度的外延层掩埋，同时掩模氧化膜保持未去除。在n型硅衬底的表面上形成n型半导体，且在n型半导体的表面上形成掩模氧化膜和掩模氮化膜(掩模层叠膜)。接着，通过光刻和蚀刻使得掩模层叠膜形成开口，且在硅衬底中形成沟槽。然后，使余下的掩模层叠膜的宽度变窄，藉此使n型半导体的靠近沟槽的开口末端的部分(第二暴露部分)暴露。在此状态下，沟槽用p型半导体掩埋，藉此防止掩模层叠膜的表面被p型半导体覆盖。而且，从n型半导体的第二暴露部分生长p型半导体，藉此防止在p型半导体的表面上形成V形凹槽。
文档编号H01L21/20GK101640171SQ200910161180
公开日2010年2月3日 申请日期2009年7月31日 优先权日2008年8月1日
发明者山口一哉 申请人:富士电机电子技术株式会社