半导体存储装置的制作方法

各种实施方式总体上涉及半导体存储装置，并且更具体地，涉及具有改进的三维结构的能够减小半导体器件的整体尺寸的半导体存储装置。

背景技术：

随着用于提高具有在基板上以单层形成存储单元的二维结构的半导体存储装置的集成度的努力达到极限，已经提出了具有存储单元被三维地布置在基板上以提高集成度的三维结构的半导体存储装置。

随着这种三维半导体存储装置中的集成度增加，用于将存储单元联接到外围电路元件的晶体管的数量增大，并且由此占用的面积也增大。

技术实现要素：

在实施方式中，一种半导体存储装置可以包括：外围电路元件，所述外围电路元件设置在下基板上方；上基板，所述上基板设置在部分覆盖所述外围电路元件的层间介电层上方；存储单元阵列，所述存储单元阵列包括在垂直于所述上基板的顶表面的第一方向上延伸的沟道结构以及堆叠在所述上基板上方以围绕所述沟道结构的多条栅极线；和多个晶体管，所述多个晶体管将所述栅极线电联接到所述外围电路元件。所述晶体管可以包括：栅极，所述栅极设置在所述层间介电层上方并且被设置为在所述第一方向上与所述存储单元阵列交叠；多个垂直沟道，所述多个垂直沟道在所述第一方向上穿过所述栅极并且分别电联接到所述栅极线；和栅极介电层，所述栅极介电层设置在所述垂直沟道和所述栅极之间。

在实施方式中，一种半导体存储装置可以包括：外围电路元件，所述外围电路元件设置在下基板上方；上基板，所述上基板设置在覆盖所述外围电路元件的层间介电层上方；存储单元阵列，所述存储单元阵列包括在垂直于所述上基板的顶表面的第一方向上延伸的沟道结构、堆叠在所述上基板上方以围绕所述沟道结构的多条栅极线以及联接到所述沟道结构的位线；和晶体管，所述晶体管将所述位线电联接到所述外围电路元件。所述晶体管可以包括：栅极，所述栅极设置在所述层间介电层上方并且被设置为在所述第一方向上与所述存储单元阵列交叠；垂直沟道，所述垂直沟道在所述第一方向上穿过所述栅极并且电联接到所述位线；和栅极介电层，所述栅极介电层设置在所述垂直沟道和所述栅极之间。

在实施方式中，一种半导体存储装置可以包括：外围电路元件，所述外围电路元件设置在下基板上方；层间介电层，所述层间介电层形成在所述下基板上方，并且覆盖所述外围电路元件；上基板，所述上基板设置在所述层间介电层上方；存储单元阵列，所述存储单元阵列堆叠在所述上基板上方；和晶体管，所述晶体管设置在所述存储单元阵列和所述外围电路元件之间。所述晶体管可以包括：栅极，所述栅极设置与所述上基板相同的层处并且被设置为在所述第一方向上与所述存储单元阵列交叠；垂直沟道，所述垂直沟道在所述第一方向上穿过所述栅极；和栅极介电层，所述栅极介电层设置在所述垂直沟道和所述栅极之间。所述上基板和所述栅极可以以平面的方式设置在所述层间介电层的顶表面上方。

从以下结合附图的详细描述中，本发明的这些和其它特征和优点对于本发明领域的普通技术人员将变得更加明显。

附图说明

图1是示出根据实施方式的半导体存储装置的示例的表示的框图。

图2是示出图1中示出的存储块中的一个的示例的表示的电路图。

图3是示出根据本发明的实施方式的半导体存储装置的存储块和行解码器的示例性示意配置的电路图。

图4是示出根据实施方式的半导体存储装置的示例的表示的截面图。

图5是示出根据实施方式的半导体存储装置的示例的表示的截面图。

图6是示出根据实施方式的半导体存储装置的示例的表示的截面图。

图7是示意性地示出根据实施方式的包括半导体存储装置的存储系统的简化框图。

图8是示意性地示出根据实施方式的包括半导体存储装置的计算系统的示例的框图。

具体实施方式

在下文中，将在下面参照附图通过实施方式的各种示例来描述半导体存储装置。

图1是示出根据实施方式的半导体存储装置的示例的表示的框图。

参照图1，根据本发明的实施方式的半导体存储装置可以包括存储单元阵列100和外围电路200。外围电路200可以包括行解码器210、页缓冲器电路220、控制逻辑230、电压生成器240、列解码器250和输入/输出缓冲器260。

存储单元阵列100可以包括多个存储块blk1至blkn。存储块blk1至blkn中的每一个可以包括多个单元串。每个单元串可以包括堆叠在基板上的多个存储单元。在一个实施方式中，存储单元可以是非易失性存储单元。

存储单元阵列100可以通过行线rl联接到行解码器210。行线rl可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储单元阵列100可以通过位线bl联接到页缓冲器电路220。专用行线rl可以联接到存储块blk1至blkn中的每一个。位线bl可以共同联接到多个存储块blk1至blkn。

行解码器210可以响应于从控制逻辑230提供的行地址radd来选择存储单元阵列100的存储块blk1至blkn中的任一个。行解码器210可以将来自电压生成器240的操作电压(例如，编程电压(vpgm)、通过电压(vpass)和读取电压(vread))传输到与所选存储块联接的行线rl。具体而言，在编程操作中，应将高电平的操作电压提供给所选存储块的字线。为了传输高电压，行解码器210可以包括由高压晶体管构成的通过晶体管(passtransistor)。

页缓冲器电路220可以包括通过对应的位线bl联接到存储单元阵列100的多个页缓冲器pb。根据操作模式，页缓冲器pb可以作为写入驱动器或感测放大器来操作。在编程操作中，页缓冲器pb可以将通过输入/输出缓冲器260和列解码器250接收到的数据data锁存，并且响应于从控制逻辑230接收的控制信号，通过对应的位线bl在所选存储单元中施加存储数据data所需的电压。在读取操作中，页缓冲器pb可以通过位线bl读出存储在所选存储单元中的数据data，并且通过列解码器250和输入/输出缓冲器260将读出的数据data输出到外部。

控制逻辑230可以将通过输入/输出缓冲器260接收的地址add中的行地址radd输出到行解码器210，并且将地址add中的列地址cadd输出到列解码器250。响应于通过输入/输出缓冲器260接收的命令cmd，控制逻辑230可以控制页缓冲器电路220和电压生成器240以访问所选存储单元。

电压生成器240可生成存储装置中所需的各种电压。例如，电压生成器240可以生成编程电压、通过电压、选择读取电压和未选读取电压。

列解码器250可响应于来自控制逻辑230的列地址cadd而将编程数据输入到页缓冲器电路220。

图2是示出图1中所示的存储块中的任一个的示例的表示的电路图。

参照图2，存储块blki可以包括联接在多条位线bl与公共源线csl之间的多个单元串cstr。单元串cstr可以形成在从基板(未示出)的顶表面垂直地突出的第一方向fd上。

在附图中，将从基板的顶表面垂直地突出的方向定义为第一方向fd，将与基板的顶表面平行且相互交叉的两个方向分别定义为第二方向sd和第三方向td。第二方向sd和第三方向td可以基本上彼此垂直地交叉。在附图中，由箭头指示的方向和与其相反的方向表示相同的方向。

至少一条源极选择线ssl、多条字线wl和至少一条漏极选择线dsl可以在第一方向fd上堆叠在公共源线csl与位线bl之间。源极选择线ssl、字线wl和漏极选择线dsl可以在第二方向sd上延伸。

位线bl可以以规则的间隔沿着第二方向sd布置并且可以沿着第三方向td延伸。多个单元串cstr可以并联联接到每条位线bl。单元串cstr可以共同联接到公共源线csl。多个单元串cstr可以联接在多条位线bl与一条公共源线csl之间。

每个单元串cstr可以包括联接到公共源线csl的源极选择晶体管sst、联接到位线bl的漏极选择晶体管dst以及联接在源极选择晶体管sst和漏极选择晶体管dst之间的多个存储单元mc1到mc4。源极选择晶体管sst、存储单元mc1至mc4和漏极选择晶体管dst可以沿着第一方向fd串联联接。

源极选择晶体管sst的栅极可以联接到源极选择线ssl。存储单元mc1至mc4的栅极可分别联接到对应的字线wl。漏极选择晶体管dst的栅极可分别联接到对应的漏极选择线dsl。

虽然在图2的实施方式中示出了堆叠四条字线wl，但是应该注意，字线的堆叠数量不限于此。例如，可以沿着第一方向fd堆叠8、16、32或64条字线。

虽然在图2的实施方式中示出了源极选择线ssl和漏极选择线dsl中的每一条被设置在第一方向fd上的一层处，但是应该注意，源极选择线ssl或漏极选择线dsl可以被设置在第一方向fd上的至少两层处。

图3是示出根据本发明的实施方式的半导体存储装置的存储块和行解码器的示例性示意配置的电路图。

参照图3，行解码器210可以包括通过晶体管电路211、块解码器212和全局线解码器213。

可以为存储块blk1至blkn中的每一个提供专用的通过晶体管电路211。可以针对存储块blk1至blkn共同地设置块解码器212和全局线解码器213。

通过晶体管电路211可以通过对应的专用行线ssl、wl1至wl4和dsl联接到存储块blki。通过晶体管电路211可以包括多个通过晶体管，例如六个晶体管tr1至tr6。通过晶体管tr1至tr6可以将行线ssl、wl1至wl4和dsl分别联接到对应的全局行线gssl、gwl1至gwl4和gdsl。

全局行线gssl、gwl1至gwl4和gdsl可以分别联接到通过晶体管tr1至tr6的漏极，并且行线ssl、wl1至wl4和dsl可以分别联接到通过晶体管tr1至tr6的源极。通过晶体管tr1至tr6可以将施加到全局行线gssl、gwl1至gwl4和gdsl的电压传输到行线ssl、wl1至wl4和dsl。

块解码器212可以通过块字线blkwl联接到通过晶体管电路211。块解码器212可以被提供有来自电压生成器240的块选择信号，并且可以响应于控制逻辑230的控制将从电压生成器240提供的块选择信号传输到块字线blkwl。

全局线解码器213可以通过全局行线gssl、gwl1至gwl4和gdsl联接到通过晶体管电路211。全局线解码器213可以被提供有来自电压生成器240的操作电压，并且可以响应于控制逻辑230的控制将从电压生成器240提供的操作电压传输到全局行线gssl、gwl1至gwl4和gdsl。

通过晶体管电路211的通过晶体管tr1至tr6可以响应于块字线blkwl的块选择信号将全局行线gssl、gwl1至gwl4和gdsl电联接至行线ssl、wl1至wl4和dsl，并且可以将施加到全局行线gssl、gwl1至gwl4和gdsl的操作电压传输到行线ssl、wl1至wl4和dsl。

图4是示出根据实施方式的半导体存储装置的示例的表示的截面图。

参照图4，根据本发明的实施方式的半导体存储装置可以具有puc(peripheralundercell，单元下外围)结构。外围电路元件p可以设置在包括沟道结构ch、多条栅极线60和位线bl的存储单元阵列mca下方。

在实施方式中，外围电路元件p可以包括块解码器212。外围电路元件p还可以包括全局线解码器(图3的213)、页缓冲器电路(图1的220)、控制逻辑(图1的230)、电压生成器(图1的240)、列解码器(图1的250)和输入/输出缓冲器(图1的260)当中的至少一个。存储单元阵列mca可以具有如图2所示的电路配置。

外围电路元件p可以设置在下基板10上，并且存储单元阵列mca可以设置在上基板11上。

下基板10可以是单晶硅基板。下基板10可以包括多晶硅基板、绝缘体上硅(soi)基板或绝缘体上锗(geoi)基板。下基板10可以包括任何合适的半导体材料，诸如例如si、ge或sige。

覆盖包括块解码器212的外围电路元件p的第一层间介电层21可以形成在下基板10上。第一层间介电层21可以包括诸如例如硅氧化物层之类的介电层。可以在第一层间介电层21中形成联接到块解码器212的全局行线grl和布线31。

上基板11和栅极40可以形成在第一层间介电层21上。在实施方式中，上基板11和栅极40可以以平面的方式设置在第一层间介电层21的顶表面上。也就是说，栅极40可以设置在与上基板11相同的层处。

上基板11例如可以由多晶硅制成。上基板11可以通过在第一层间介电层21上形成预定的多晶硅区域并且通过使用预定的多晶硅区域作为晶种层来生长多晶硅的方法来形成。栅极40可以在与上基板11相同的处理步骤中形成。在这种情况下，栅极40可以由与上基板11相同的材料形成，并且可以具有与上基板11相同的高度。上基板11和栅极40可以通过狭缝slt彼此分离。介电层图案50可以填充在狭缝slt中。

可以在上基板11上形成沿垂直于上基板11的顶表面的第一方向fd延伸的沟道结构ch。

可以在上基板11、栅极40和介电层图案50上形成第二层间介电层22。第二层间介电层22可以包括诸如例如硅氧化物层之类的介电层。多条栅极线60可以沿着第一方向fd堆叠在第二层间介电层22上并且可以围绕沟道结构ch。栅极线60可以与上文参照图1描述的行线rl对应。栅极线60可以由包括掺杂硅、金属(例如，钨)、金属氮化物、金属硅化物或它们的组合的任何合适的材料制成。

第一介电层62可以设置在栅极线60中的每一个之上和之下。第一介电层62可以包括硅氧化物层。也就是说，栅极线60和第一介电层62可以沿着第一方向fd交替堆叠。

栅极线60可以包括至少一条源极选择线ssl、多条字线wl1至wl4以及至少一条漏极选择线dsl。源极选择线ssl、字线wl1至wl4以及漏极选择线dsl可以沿着第一方向fd从第二层间介电层22顺序地设置。源极选择晶体管可以形成在源极选择线ssl围绕沟道结构ch的位置处。存储单元可以形成在字线wl1至wl4围绕沟道结构ch的位置处。漏极选择晶体管可以形成在漏极选择线dsl围绕沟道结构ch的位置处。通过该结构，可以提供包括沿着沟道结构ch设置的源极选择晶体管、存储单元和漏极选择晶体管的单元串。

沟道结构ch可以包括单元沟道层71和设置在单元沟道层71和栅极线60之间的单元栅极介电层72。单元沟道层71可以包括多晶硅或单晶硅，并且可以在一些区域中包括诸如硼(b)之类的p型杂质。单元沟道层71可以具有中心区域开口的管状。埋入介电层73可以形成在单元沟道层71的开口中心区域中。埋入介电层73可以包括诸如硅氧化物之类的介电材料。虽然没有示出，但是单元沟道层71可以具有完全填充到其中心的柱状或实心圆柱的形状，并且在这种情况下，可以省略埋入介电层73。

单元栅极介电层72可以具有围绕单元沟道层71的外壁的吸管或圆柱形壳体的形状。虽然未示出，但单元栅极介电层72可包括从单元沟道层71的外壁依次堆叠的隧道介电层、电荷存储层和阻挡层。隧道介电层可以包括硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物。电荷存储层可以包括硅氮化物、硼氮化物、硅硼氮化或掺杂有杂质的多晶硅。阻挡层可以包括硅氧化物、硅氮化物、铪氧化物、铝氧化物，锆氧化物和钽氧化物的单层或堆叠层。在一些实施方式中，单元栅极介电层72可以具有依次堆叠氧化物层、氮化物层和氧化物层的ono(氧化物-氮化物-氧化物)堆叠结构。

栅极线60可以沿着与上基板11的顶表面平行的第二方向sd延伸不同的长度，并且可以在栅极40上形成阶梯结构。换句话说，每条栅极线60可以具有在第二方向sd上从上层的栅极线60突出的阶梯部分，并且栅极40可以设置在栅极线60的阶梯部分下方以在第一方向fd上与栅极线60的阶梯部分交叠。

电联接到单元沟道层71的第一焊盘部分74可以形成在沟道结构ch上。第一焊盘部分74可以包括掺杂有杂质的多晶硅。在实施方式中，分别电联接到栅极线60的第二焊盘部分75可以形成在栅极线60的阶梯部分上。第二焊盘部分75可以在与第一焊盘部分74相同的处理步骤中形成。第二焊盘部分75的顶表面可以设置在与第一焊盘部分74的顶表面相同的平面处。在这种情况下，第二焊盘部分75可以设置成不同的高度。

分别联接至第二焊盘部分75并且沿第一方向fd穿过栅极线60和第一介电层62的第一接触件80可以形成在第二焊盘部分75下方。侧壁介电层81可以形成在第一接触件80的侧壁和栅极线60之间。每个侧壁介电层81可以具有围绕每个第一接触件80的外壁的吸管或圆柱形壳体的形状。可以在第一方向fd上穿过栅极线60和第一介电层62在与栅极线60的阶梯部分对应的位置处形成多个孔。侧壁介电层81可以形成在孔的侧表面上。在形成侧壁介电层81之后，可以通过用导电材料填充孔来形成第一接触件80。

通过在第一方向fd上穿过第二层间介电层22、栅极40和第一层间介电层将第一接触件80联接到第一层间介电层21中的全局行线grl的圆柱形垂直沟道42可以形成在栅极线60下方。每个垂直沟道42的顶端可以联接到每个第一接触件80。每个垂直沟道42可以通过对应的第一接触件80和对应的第二焊盘部分75电联接到对应的栅极线60。可以在与第一接触件80对应的位置处在第一方向fd上穿过第二层间介电层22、栅极40和第一层间介电层来形成暴露全局行线grl的多个垂直孔。栅极介电层44可以通过选择性地氧化栅极40的由垂直孔暴露的表面而形成。在形成栅极介电层44之后，可以通过用导电材料填充垂直孔来形成垂直沟道42。

在实施方式中，全局行线grl可以被设置为在第一方向fd上与栅极线60的阶梯部分交叠，并且每个垂直沟道42的底端可以被联接到第一层间介电层21中的对应全局行线grl。作为垂直沟道42的材料，可以使用单晶硅或多晶硅。栅极介电层44可在垂直沟道42与栅极40之间围绕垂直沟道42的外壁。栅极介电层44的材料可包含硅氧化物(sio2)层、硅氮化物层等。

通过上述结构，垂直型晶体管tr可以设置在栅极40与垂直沟道42之间的交叉点处。晶体管tr可以配置上文关于图3描述的通过晶体管电路211的通过晶体管。晶体管tr可以共享栅极40。晶体管tr可以被设置为在第一方向fd上与栅极线60的阶梯部分和全局行线grl交叠。

在形成第一焊盘部分74和第二焊盘部分75之后，可以在第一层间介电层21上形成覆盖栅极线60、栅极40、第一焊盘部分74和第二焊盘部分75的第三层间介电层23。第三层间介电层23可以包括诸如例如硅氧化物层之类的的介电层。

位线接触件blc可以通过第三层间介电层23联接到第一焊盘部分74。联接到位线接触件blc的位线bl可以形成在第三层间介电层23上。

通过第二接触件91联接到栅极40的顶部布线92可以形成在第三层间介电层23上。顶部布线92和位线bl可以在相同的处理步骤中形成。顶部布线92和位线bl可以通过沉积金属膜并通过光刻工艺对金属膜进行构图来形成。顶部布线92可以通过第三接触件93联接到形成在第一层间介电层21中的内部布线31，并且可以通过内部布线31电联接到块解码器212。在实施方式中，块解码器212可以被设置为在第一方向fd上与晶体管tr交叠。

晶体管tr的栅极40可以通过第二接触件91、顶部布线92、第三接触件93和内部布线31电联接到块解码器212，并且可以被提供以来自块解码器212的块选择信号。晶体管tr可以响应于从块解码器212提供的块选择信号而导通，并且可以将施加到全局行线grl的操作电压传输到栅极线60。

在以下参照图5和图6描述的实施方式中，将使用相同的技术术语和相同的附图标记来指代与上文参考图4描述的实施方式的组件基本上相同的组件，这里将省略相同组件的重复描述。

图5是示出根据实施方式的半导体存储装置的示例的表示的截面图。

参照图5，共享设置在与上基板11相同的层处的栅极40的多个晶体管tr被设置在存储单元阵列mca下方，以在第一方向fd上与存储单元阵列mca交叠。在实施方式中，晶体管tr的栅极40可以被设置为在第一方向fd上与栅极线60的阶梯部分交叠。全局线解码器213可以设置在下基板10上以在第一方向fd上与晶体管tr交叠。

联接到晶体管tr的垂直沟道42的全局行线grl可以设置在第一层间介电层21中。全局行线grl可以通过在第一方向fd上延伸的第四接触件94联接到全局线解码器213。晶体管tr的每个垂直沟道42的底端可以通过对应的全局行线grl和对应的第四接触件94电联接到全局线解码器213。如参照图4所述，晶体管tr的垂直沟道42中的每一个的顶端可以通过对应的第一接触件80和对应的第二焊盘部分75联接到对应的栅极线60。

通过上述结构，晶体管tr可以电联接在全局线解码器213和栅极线60之间，并且可以将操作电压从全局线解码器213传输到栅极线60。

图6是示出根据实施方式的半导体存储装置的示例的表示的截面图。

参照图6，包括设置在与上基板11相同层处的栅极40的晶体管tr被设置在存储单元阵列mca下方以在第一方向fd上与存储单元阵列mca交叠。

在实施方式中，存储单元阵列mca可以包括介电层堆叠体is，该介电层堆叠体is被设置为在第一方向fd上与晶体管tr交叠。介电层堆叠体is可以包括沿第一方向fd交替堆叠的多个第二介电层64和多个第三介电层66。第二介电层64可以在与第一介电层62相同的处理步骤中形成。在这种情况下，第二介电层64可以由与第一介电层62相同的材料形成，并且可以具有与第一介电层62相同的高度。

可以通过交替地堆叠第一介电层62和牺牲层、去除牺牲层、然后在去除牺牲层的空间中填充掺杂的硅或金属来形成栅极线60。可以在与牺牲层相同的处理步骤中形成第三介电层66。在这种情况下，第三介电层66可以由与牺牲层相同的材料形成。例如，第三介电层66可以形成为硅氮化物层。第三介电层66可以具有与栅极线60基本相同的高度。

可以在栅极线60和第一介电层62与介电层堆叠体is之间形成侧壁保护层68。侧壁保护层68起到在去除牺牲层的过程中防止第三介质层66损失的作用，并且可以由硅氧化物层配置。

晶体管tr的垂直沟道42的顶端可以联接至穿过介电层堆叠体is的第五接触件95。第五接触件95可以在与沟道结构ch相同的处理步骤中形成。在这种情况下，第五接触件95可以具有与沟道结构ch基本相同的结构。例如，第五接触件95可以包括单元沟道层71和单元栅极介电层72。单元沟道层71可以具有中心区域开口的管的形状。埋入介电层73可以形成在单元沟道层71的开口中心区域中。在实施方式中，单元沟道层71可以具有完全填充到其中心的柱状或实心圆柱的形状，并且在这种情况下，可以省略埋入介电层73。单元栅极介电层72可以具有围绕单元沟道层71的外壁的吸管或圆柱壳的形状。在第五接触件95上，可以形成第六接触件96，该第六接触件96穿过第三层间介电层23并且将形成在第三层间介电层23上的位线bl和第五接触件95相联接。

晶体管tr的垂直沟道42的顶端可以通过第五接触件95和第六接触件96联接到位线bl。垂直沟道42的底端可以通过形成在第一层间介电层21中的内部布线32联接到页缓冲器pb。

通过上述结构，响应于施加到栅极40的页缓冲器控制信号，晶体管tr可以将位线bl和页缓冲器pb电联接。

在上述实施方式中，由于用于将存储单元阵列电联接到外围电路元件的晶体管以与存储单元阵列和外围电路元件交叠的方式设置，所以可以减少晶体管占用的面积，并且可以减小半导体存储装置的尺寸。

此外，由于将存储单元阵列电联接到外围电路元件的晶体管以在垂直方向上与存储单元阵列和外围电路元件交叠的方式设置，所以可以以简化的布局来实现将晶体管与存储单元阵列联接的布线以及将晶体管与外围电路元件联接的布线。

图7是示意性示出根据本发明的实施方式的包括半导体存储装置的存储系统的简化框图。

参照图7，存储系统600可以包括半导体存储装置610和存储控制器620。

半导体存储装置610可以包括如上所述的根据本发明的实施方式的半导体存储装置，并且可以以上述方式操作。存储控制器620可以控制半导体存储装置610。例如，半导体存储装置610和存储控制器620的组合可以被配置为存储卡或固态硬盘(ssd)。存储控制器620可以包括sram621、中央处理单元(cpu)622、主机接口623、ecc块624、存储器接口625。

sram621可以用作cpu622的工作存储器。主机接口623可以包括可以与存储系统600联接的主机的数据交换协议。

ecc块624可以检测并校正包括在从半导体存储装置610读出的数据中的误差。

存储器接口625可以与半导体存储装置610接口连接。cpu622可以执行用于存储控制器620的数据交换的通用控制操作。

尽管未示出，但是对于本领域技术人员而言应当显而易见的是，存储系统600还可以设置有存储用于与主机接口连接的代码数据的rom。半导体存储装置610可以被提供为由多个闪存芯片构成的多芯片封装。

存储系统600可以用作具有低的错误发生概率的高可靠性的存储介质。前述非易失性存储装置可以被提供用于诸如固态硬盘(ssd)之类的存储系统。存储控制器620可以通过诸如usb(通用串行总线)协议、mmc(多媒体卡)协议、pci-e(外围组件互连快速)协议、sata(串行高级技术附件)协议、pata(并行高级技术附件)协议、scsi(小型计算机系统接口)协议、esdi(增强型小磁盘接口)协议和ide(集成设备电子部件)协议等的各种接口协议中的一种与外部装置(例如，主机)通信。

图8是示意性地示出根据本发明的实施方式的包括半导体存储装置的计算系统的简化框图。

参照图8，根据实施方式的计算系统700可以包括电联接到系统总线760的存储系统710、微处理器(或cpu)720、ram730、用户接口740、诸如基带芯片组之类的调制解调器750。在实施方式中，计算系统700可以是移动装置，在这种情况下可以另外提供用于提供计算系统700的操作电压的电池(未示出)。尽管未在附图中示出，但是对于本领域技术人员来说应当显而易见的是，计算系统700还可以包括应用芯片组、coms图像传感器(cis)、移动dram等等。存储系统710可以例如被配置为使用非易失性存储器来存储数据的ssd(固态驱动器/固态硬盘)。作为另一示例，存储系统710可以被提供为融合闪存(例如，nand或nor闪存)。

上述实施方式不仅仅是通过装置和方法来实现的，它们也可以通过执行与每个实施方式的配置对应的功能的程序或者其上记录了程序的记录介质来实现。这样的实现可以由实施方式所属领域的技术人员从上述实施方式的描述中容易地得出。

尽管出于例示的目的已经描述了各种实施方式，但是对于本领域技术人员来说将显而易见的是，可以在不脱离如所附权利要求所限定的本发明的精神和范围的情况下进行各种改变和修改。

相关申请的交叉引用

本申请要求于2017年9月5日提交的韩国专利申请no.10-2017-0113308的优先权，其全部内容通过引用并入本文。