一种NOR闪存器件及其制备方法与流程
本发明实施例涉及半导体器件技术，尤其涉及一种nor闪存器件及其制备方法。
背景技术：
对于90/65nm节点及以下的传统工艺制作的浮栅(floatinggate，fg)nor闪存器件，为了增加高耐压电容单位面积的电容，提高芯片面积的利用率，降低成本，会引入一种叠层的氧化物层-氮化物层-氧化物层(oxide-nitride-oxide，ono)电容应用于高压电荷泵中。
图1是现有技术中的一种ono电容的俯视结构示意图。图2是图1中沿a1-a2的剖面结构示意图。参见图1和图2，该ono电容自下而上由硅衬底10-隧穿氧化(tunneloxide，to)层20-fg层30-ono层41-控制栅(controlgate，cg)层50构成。由于浮栅层30一般是由化学机械抛光(chemicalmechanicalpolishing，cmp)工艺形成，当所需的高压ono电容面积较大时，cmp工艺会带来严重的凹陷，导致ono电容的fg层30厚度整体偏薄，特别是在电容靠近硅衬底10的中央附近特别薄，如果ono电容的fg层30引出接触电极60和金属硅化物70也刚好在中央附近时，由于在金属硅化物70的形成过程中总是不可避免地要消耗一定的fg层30，从而导致金属硅化物70可能直接接触或刺穿到下层的to层20，进而使nor闪存器件在高温、高压下容易产生漏电甚至击穿，可靠性严重下降。
一般来说，为了缓解该问题，一方面可以把fg层30的引出接触电极60和形成的金属硅化物70从电容的有源区1中央处移到边缘，这是因为形成fg层30的cmp的工艺特性会使有源区1边缘处的fg层30厚一些；另一方面可以把大面积的电容分成很多的小块电容并联起来用，这样也能增加fg层30的厚度。不过，前者虽然有所改善，但仍无本质提升；后者则需要浪费更多的芯片面积，与引入ono电容的初衷相左。
技术实现要素：
本发明提供一种nor闪存器件及其制备方法，以实现提高nor闪存器件可靠性的目的，解决因浮栅层过薄而导致nor闪存器件漏电或击穿的问题。
第一方面，本发明提供了一种nor闪存器件，包括依次层叠的衬底、隧穿氧化层、浮栅层、介电层和控制栅层；
至少一个贯穿所述控制栅层和所述介电层的浮栅过孔，所述浮栅过孔位于有源区，用于暴露出所述浮栅层，以引出浮栅电极；
至少一个有源区阻挡结构，所述有源区阻挡结构设置于所述衬底和所述介电层之间，用于在对所述浮栅层的化学机械抛光工艺中，减少所述浮栅过孔暴露出的所述浮栅层的磨损。
可选的，所述衬底靠近所述隧穿氧化层一侧的表面形成有至少一个浅沟槽，所述有源区阻挡结构的一部分填充于所述浅沟槽中，所述有源区阻挡结构对应所述介电层的部分与所述介电层相接触。
可选的，所述有源区阻挡结构为连续或间断的条形结构；
所述浮栅过孔的开口的长边沿第一方向延伸，所述有源区阻挡结构的长边沿第二方向延伸，所述第一方向与所述第二方向平行或相交。
可选的，所述第一方向与所述第二方向垂直，且对应所述有源区阻挡结构的区域与对应所述浮栅过孔的区域存在交叠。
可选的，对应所述有源区阻挡结构的区域与对应所述浮栅电极的区域无交叠。
可选的，多个所述有源区阻挡结构沿所述第一方向平行排布，且沿所述第一方向上所述有源区阻挡结构与所述浮栅电极间隔设置。
可选的，对应所述浮栅过孔的部分或全部区域的所述浮栅层形成有金属硅化物，所述金属硅化物由所述浮栅层远离所述衬底一侧的表面向所述浮栅层内延伸。
可选的，至少在对应所述浮栅电极的区域的所述浮栅层中未形成有所述金属硅化物。
可选的，所述介电层为氧化物层-氮化物层-氧化物层构成的叠层结构。
可选的，所述浮栅过孔位于所述浮栅层的中间区域。
可选的，对应所述浮栅过孔的区域的所述浮栅层的厚度大于周边的所述浮栅层的厚度。
第二方面，本发明还提供了一种nor闪存器件的制备方法，包括：
提供衬底；
在所述衬底上形成至少一个有源区阻挡结构，以限定形成浮栅过孔的开口区域，并在对所述浮栅层的化学机械抛光工艺中，减少所述开口区域处的所述浮栅层的磨损；
在所述衬底靠近所述有源区阻挡结构一侧的表面依次形成层叠的隧穿氧化层和浮栅层，其中，所述浮栅层覆盖所述有源区阻挡结构；
采用化学机械抛光工艺对所述浮栅层进行研磨，露出所述有源区阻挡结构；
在所述浮栅层和所述有源区阻挡结构远离所述衬底一侧的表面依次形成层叠的介电层和控制栅层；
在所述开口区域形成贯穿所述控制栅层和所述介电层的浮栅过孔。
本发明提供的nor闪存器件及其制备方法，其中，nor闪存器件，包括依次层叠的衬底、隧穿氧化层、浮栅层、介电层和控制栅层；至少一个贯穿控制栅层和介电层的浮栅过孔，浮栅过孔位于有源区，用于暴露出浮栅层，以引出浮栅电极；至少一个有源区阻挡结构，有源区阻挡结构设置于衬底和介电层之间，用于在对浮栅层的化学机械抛光工艺中，减少浮栅过孔暴露出的浮栅层的磨损。通过增设有源区阻挡结构，可以有效的降低cmp工艺对其周围浮栅层的抛光速率，增加其周围浮栅层的厚度，可以避免由于浮栅层过薄而导致nor闪存器件出现漏电或击穿的现象，提高了nor闪存器件的可靠性。
附图说明
图1是现有技术中的一种ono电容的俯视结构示意图；
图2是图1中沿a1-a2的剖面结构示意图；
图3是本发明实施例一提供的一种nor闪存器件的俯视结构示意图；
图4是图3中沿b1-b2的剖面结构示意图；
图5是图3中沿b3-b4的剖面结构示意图；
图6是本发明实施例一提供的第一种有源区阻挡结构的结构示意图；
图7是本发明实施例一提供的第二种有源区阻挡结构的结构示意图；
图8是本发明实施例一提供的第三种有源区阻挡结构的结构示意图；
图9是本发明实施例一提供的又一种nor闪存器件的俯视结构示意图；
图10是图9中沿c1-c2的剖面结构示意图；
图11是本发明实施例二提供的一种nor闪存器件的制备方法流程图；
图12-图17是本发明实施例二提供的一种nor闪存器件的制备方法对应的结构图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图3是本发明实施例一提供的一种nor闪存器件的俯视结构示意图。图4是图3中沿b1-b2的剖面结构示意图。图5是图3中沿b3-b4的剖面结构示意图。参见图3-图5，本发明实施例一提供的nor闪存器件，包括依次层叠的衬底10、隧穿氧化层20、浮栅层30、介电层40和控制栅层50；至少一个贯穿控制栅层50和介电层40的浮栅过孔80，浮栅过孔80位于有源区1，用于暴露出浮栅层30，以引出浮栅电极81；至少一个有源区阻挡结构90，所述有源区阻挡结构90设置于衬底10和介电层40之间，用于在对浮栅层30的化学机械抛光工艺中，减少浮栅过孔80暴露出的浮栅层30的磨损。
考虑到化学机械抛光(chemicalmechanicalpolishing，cmp)工艺将机械抛光和化学抛光各自的优点结合起来，在进行抛光时，既可以获得较好的光洁度，又可以有较高的抛光速率。一般采用cmp工艺打磨抛光浮栅层，但是cmp工艺会使浮栅层出现凹陷，使浮栅层30的中央部分很薄。
一般情况下均是将浮栅过孔80设置在有源区1和浮栅层30的中间区域。考虑到cmp工艺可以使有源区上浮栅层边缘部分厚一些，可以将浮栅过孔80和浮栅电极移至浮栅层30的边缘区域，但是改善效果有限，且风险不可控。因此，可选的，浮栅过孔80位于浮栅层30的中间区域。通过设置有源区阻挡结构90来增加浮栅层30位于中间区域的厚度，从本质上解决浮栅层30位于中间区域的厚度较薄的问题。
需要说明的是，本申请中，将浮栅过孔80设置在浮栅层的中间区域仅是一个具体示例。对浮栅过孔80的具体位置并不做限定，浮栅过孔80可以位于浮栅层30的中间区域，也可以位于浮栅层30的边缘区域。
可以理解的是，为了减少浮栅电极81与浮栅层30接触时的接触电阻的阻值，需要在对应浮栅过孔80的浮栅层30上形成金属硅化物70。可选的，对应浮栅过孔80的部分或全部区域的浮栅层30形成有金属硅化物70，金属硅化物70由浮栅层30远离衬底10一侧的表面向浮栅层30内延伸。
金属硅化物70可以只形成在浮栅过孔80中浮栅电极81对应的区域，也可以形成在对应浮栅过孔80的全部区域。参见图4，金属硅化物70在形成过程中会消耗浮栅层30，向浮栅层30靠近衬底10一侧延伸，因此，金属硅化物70会使对应区域(中间区域)的浮栅层30的厚度减小。而本申请中增设至少一个有源区阻挡结构，可以大大增加中间区域的浮栅层30的厚度，因此，即使工艺有波动，也不会使nor闪存器件发生漏电甚至击穿，可有效提高nor闪存器件的可靠性。
参见图5，有源区阻挡结构90位于衬底10和介电层40之间，贯穿隧穿氧化层20和浮栅层30，可以减少cmp工艺对浮栅层30的磨损，其中，有源区阻挡结构90可以由不受cmp工艺影响(在cmp工艺中不被磨损)或受cmp工艺影响较小(有源区阻挡结构90的磨损速率远小于浮栅层30的磨损速率)的材料制备。具体的，可以设置有源区阻挡结构90为氧化物(例如二氧化硅)，由于有源区阻挡结构90与浮栅层30的材质不同，在cmp工艺打磨抛光浮栅层30时，不会抛光有源区阻挡结构90，因此有源区阻挡结构90在浮栅层cmp工艺加工时能起到比较好的支撑作用，可以有效的降低cmp工艺对其周围浮栅层30的抛光速率，即越靠近有源区阻挡结构90，对浮栅层30的抛光速率影响越大，因此有源区阻挡结构90周围的浮栅层30的抛光缓慢，厚度较厚，进而增加了浮栅层30位于中间区域的厚度。
可以将有源区阻挡结构90设置在浮栅过孔80附近，以此使浮栅过孔80暴露出的浮栅层30的厚度增加，可选的，对应浮栅过孔80的区域的浮栅层30的厚度大于周边的浮栅层30的厚度。
对应浮栅过孔80区域的浮栅层30较厚时，在形成金属硅化物70后，剩下的浮栅层30仍足够厚。具体的，不设置有源区阻挡结构90时，浮栅层的厚度为
本发明提供的nor闪存器件，通过增设有源区阻挡结构，可以有效的降低cmp工艺对其周围浮栅层的抛光速率，增加其周围浮栅层的厚度，可以避免由于浮栅层过薄而导致nor闪存器件出现漏电或击穿的现象，提高了nor闪存器件的可靠性。
可选的，介电层40为氧化物层-氮化物层-氧化物层构成的叠层结构。
可以理解的是，层叠的氧化物层-氮化物层-氧化物层(oxide-nitride-oxide，ono)的介电层40可以与浮栅层30和控制栅层50等金属结构层形成的ono电容，ono电容可以增加高耐压电容单位面积的电容量，提高芯片面积的利用率，降低成本。
继续参见图5，可选的，衬底10靠近隧穿氧化层20一侧的表面形成有至少一个浅沟槽，有源区阻挡结构90的一部分填充于浅沟槽中，有源区阻挡结构90对应介电层40的部分与介电层40相接触。
可以理解的是，在形成有源区阻挡结构90时，可以先在衬底10靠近隧穿氧化层20的一侧形成浅沟槽(shallowtrenchisolation，sti)，在浅沟槽中形成有源区阻挡结构90。由于有源区阻挡结构90贯穿隧穿氧化层20和浮栅层30，因此有源区阻挡结构90可以与介电层40相接触。
示例性地，先在衬底10的表面上沉积一层氮化硅，并在氮化硅中对应有源区特定位置区域进行刻蚀，将对应该特定位置区域的氮化硅刻蚀掉，并刻蚀一部分该特定位置区域对应的衬底10，在衬底10表面形成浅沟槽，在刻蚀掉的特定位置区域中填充氧化物(例如二氧化硅)形成有源区阻挡结构90，使有源区阻挡结构90的一部分填充于浅沟槽中。将衬底10表面的氮化硅通过化学等方法去除干净，则有源区阻挡结构90高于衬底10表面。在衬底10存在有源区阻挡结构90一侧形成隧穿氧化层20，隧穿氧化层20覆盖衬底10上有源区阻挡结构90外的其他区域。在隧穿氧化层20上形成浮栅层30，浮栅层30覆盖隧穿氧化层20和有源区阻挡结构90，通过cmp工艺打磨抛光浮栅层30，使有源区阻挡结构90露出。在打磨抛光后的浮栅层30上形成介电层40，因此有源区阻挡结构90可以与对应的介电层40相接触。
图6-图8是本发明实施例提供的几种有源区阻挡结构的结构示意图。图6是本发明实施例一提供的第一种有源区阻挡结构的结构示意图。图7是本发明实施例一提供的第二种有源区阻挡结构的结构示意图。图8是本发明实施例一提供的第三种有源区阻挡结构的结构示意图。
参见图6-图8，可选的，有源区阻挡结构90为连续或间断的条形结构；浮栅过孔80的开口的长边沿第一方向延伸，有源区阻挡结构90的长边沿第二方向延伸，第一方向与第二方向平行或相交。
有源区阻挡结构90可以是连续的条形结构，如图3和图7所示，也可以是间断的条形结构，即由多个小面积的有源区阻挡结构构成，如图6所示。
参见图7，第一方向与第二方向平行时，可以将有源区阻挡结构90设置在与浮栅过孔80开口边缘周围，有源区阻挡结构90与浮栅过孔80的重叠面积尽量小，以便浮栅过孔80中可以有足够的面积形成浮栅电极81。
图8示例性地给出了第一方向与第二方向相交时有源区阻挡结构90的结构示意图。
可以理解的是，nor闪存器件中可以包括多个有源区阻挡结构90，多个有源区阻挡结构90的方向可以不同，可以部分有源区阻挡结构90的长边与浮栅过孔80开口的长边平行，可以部分有源区阻挡结构90的长边与浮栅过孔80开口的长边相交。
需要说明的是，有源区阻挡结构90可以与浮栅过孔80存在交叠区域，以便可以使浮栅过孔80对应的浮栅层30的厚度足够厚，可参见图6或图8；有源区阻挡结构90也可以与浮栅过孔80不存在交叠区域，以便浮栅过孔80中有足够的面积形成浮栅电极81，可参见图7。
示例性地，当第一方向与第二方向平行时，有源区阻挡结构90可以位于与浮栅过孔80的开口平行边缘的一侧或者两侧，或者，有源区阻挡结构90可以构成一个围绕浮栅过孔80的矩形，或者，有源区阻挡结构90也可以构成多个围绕浮栅电极81的矩形。
继续参见图3，可选的，第一方向与第二方向垂直，且对应有源区阻挡结构90的区域与对应浮栅过孔80的区域存在交叠。
示例性地，浮栅过孔80开口的长边沿第一方向(x方向)延伸，而有源区阻挡结构90的长边沿第二的方向(y方向)延伸，则第一方向(x方向)与第二方向(y方向)垂直相交。
继续参见图4，考虑到浮栅过孔80中需要形成浮栅电极81，浮栅电极81与浮栅层30接触区域存在金属硅化物70，金属硅化物70会消耗浮栅层30，使浮栅层30的厚度减小。可以设置有源区阻挡结构90与浮栅过孔80存在交叠区域，以使浮栅过孔80区域对应的浮栅层30的厚度增加，避免因浮栅过孔80中金属硅化物70消耗浮栅层30，使浮栅层30过薄而导致的nor闪存器件漏电或击穿。
需要说明的是，有源区阻挡结构90可以增加对应浮栅过孔80区域的浮栅层的厚度，以使浮栅过孔80中的浮栅电极81对应的浮栅层30的厚度增加。可以设置有源区阻挡结构90的区域与对应浮栅电极81的区域尽可能接近，以便浮栅电极81对应的浮栅层30具有较厚的厚度，示例性地，可以设置有源区阻挡结构90与对应浮栅电极81的区域部分交叠或无交叠。
为了保证浮栅电极81与浮栅层30的良好接触，减小二者之间的接触电阻，可选的，对应有源区阻挡结构90的区域与对应浮栅电极81的区域无交叠。
可选的，多个有源区阻挡结构90沿第一方向平行排布，且沿第一方向上有源区阻挡结构90与浮栅电极81间隔设置。
继续参见图5，示例性地，可以将多个有源区阻挡结构90沿浮栅过孔80长边方向排布，并与浮栅电极81间隔设置，以便可以将各浮栅电极81对应的浮栅层30厚度足够厚，形成金属硅化物70与隧穿氧化层20之间存在一定距离。
图9是本发明实施例一提供的又一种nor闪存器件的俯视结构示意图。图10是图9中沿c1-c2的剖面结构示意图。
金属硅化物70可以有效的减小浮栅电极81和浮栅层30接触时的接触电阻，但是金属硅化物70会消耗浮栅层30，使浮栅层30的厚度减小，为了进一步确保浮栅层30有足够的厚度，参见图6和图7，可选的，至少在对应浮栅电极81的区域的浮栅层30中未形成有金属硅化物70。
浮栅层30中不形成金属硅化物70可以有效的避免金属硅化物70对浮栅层30的消耗，确保浮栅层30的厚度。
具体的，参见图9，形成浮栅过孔80后可以将对应区域的浮栅层30暴露出来，可以在对应浮栅电极81的区域或者对应浮栅过孔80的区域的浮栅层30上增加一成金属硅化物阻挡层100，金属硅化物阻挡层100的作用是在后续的金属硅化物形成工艺过程中有效的避免在此处形成金属硅化物，从而可以避免浮栅层的消耗，也就不存在传统方案中金属硅化物由于工艺波动等不稳定性直接接触或刺穿下方的隧穿氧化层20的问题，从而可以从根本上避免了器件在高温、高压下产生漏电或者击穿带来的严重可靠性的问题。
可以理解的是，浮栅层30中未形成金属硅化物70的区域可以不仅限制在对应浮栅电极的区域，也可以是对应整个浮栅过孔80的区域或者其他要求浮栅层30厚度较厚的区域。在形成浮栅电极81时，对应浮栅电极81的区域的金属硅化物阻挡层100被刻蚀掉，以使浮栅电极81与浮栅层电接触。
在浮栅层30上增加一层金属硅化物阻挡层100以此不形成金属硅化物的方案可以有效的避免金属硅化物对浮栅层的消耗，如图10所示，以此提高nor闪存器件的可靠性。
需要说明的是，设置金属硅化物阻挡层100需要牺牲一部分ono电容中浮栅电极81的rc延迟速度，而设置有源区阻挡结构90会相应的减小ono电容的面积，降低芯片面积的利用率，两个方案可以根据实际需求衡量利弊，以此设置恰当的有源区阻挡结构90的面积和金属硅化物阻挡层100的面积。根据实际需求，可以只在nor闪存器件中的特定位置设置金属硅化物阻挡层100，或者只在nor闪存器件中设置有源区阻挡结构90，也可以同时设置金属硅化物阻挡层100和有源区阻挡结构90，以此达到提高nor闪存器件可靠性的目的。
实施例二
图11是本发明实施例二提供的一种nor闪存器件的制备方法流程图。图12-图17是本发明实施例二提供的一种nor闪存器件的制备方法对应的结构图。需要说明的是，图13-图15是沿经过有源区阻挡结构的剖面(可参见图3中的b3-b4)得到的nor闪存器件结构示意图，图16和图17是沿不经过有源区阻挡结构的剖面(可参见图3中的b1-b2)得到的nor闪存器件结构示意图。
参见图11，本发明提供的nor闪存器件的制备方法，包括：
s10：提供衬底。
s20：在衬底上形成至少一个有源区阻挡结构，以限定形成浮栅过孔的开口区域，并在对浮栅层的化学机械抛光工艺中，减少开口区域处的浮栅层的磨损。
参见图12，可以在提供的衬底10的表面上形成至少一个浅沟槽11。在浅沟槽11中形成有源区阻挡结构90，使有源区阻挡结构90的一部分填充于浅沟槽中，如图13所示。有源区阻挡结构90可以为连续或间断的条形结构。
形成的有源区阻挡结构可以是氧化物，例如二氧化硅，在采用化学机械抛光工艺打磨抛光浮栅层时不会打磨有源区阻挡结构，以此可以减少对浮栅层的磨损。
s30：在衬底靠近有源区阻挡结构一侧的表面依次形成层叠的隧穿氧化层和浮栅层，其中，浮栅层覆盖有源区阻挡结构。
由于有源区阻挡结构90高于衬底10，如图14所示，在衬底10上形成隧穿氧化层20，隧穿氧化层20覆盖衬底10除有源区阻挡结构90的其他区域，在隧穿氧化层20上形成浮栅层30，使浮栅层30覆盖有源区阻挡结构90。
s40：采用化学机械抛光工艺对浮栅层进行研磨，露出有源区阻挡结构。
可以理解的是，由于浮栅层30和有源区阻挡结构90的材质不同，在采用化学机械抛光工艺打磨抛光浮栅层时，不会对有源区阻挡结构90进行研磨，因此会在研磨浮栅层30时将有源区阻挡结构90露出。如图15所示，露出的有源区阻挡结构90会起支撑作用，降低其附近区域浮栅层30的抛光速率，使有源区阻挡结构90周围浮栅层30的厚度增加。
s50：在浮栅层和有源区阻挡结构远离衬底一侧的表面依次形成层叠的介电层和控制栅层。
参见图16，在浮栅层30和有源区阻挡结构(图中未示出)上依次形成层叠的介电层40和控制栅层50，其中，介电层40可以是层叠的氧化物层-氮化物层-氧化物层(oxide-nitride-oxide，ono)，以形成的ono电容。ono电容可以增加高耐压电容单位面积的电容量，提高芯片面积的利用率，降低成本。
其中，有源区阻挡结构90对应介电层的部分可以与介电层相接触。
s60：在开口区域形成贯穿控制栅层和介电层的浮栅过孔。
如图17所示，浮栅过孔80贯穿控制栅层50和介电层40，浮栅过孔80会将该区域的对应的浮栅层30暴露出来，考虑到会在浮栅过孔80中形成至少一个浮栅电极，浮栅电极与浮栅层接触部分会形成金属硅化物以降低二者之间的接触电阻，但是金属硅化物会消耗浮栅层，使浮栅层厚度减小。因此，可以以有源区阻挡结构限定浮栅过孔的开口区域，使浮栅过孔对应的浮栅层的厚度大于周边区域的浮栅层的厚度，从而避免浮栅层过薄而导致的漏电或击穿导致的可靠性降低的问题。
或者为了避免金属硅化物对浮栅层的消耗，可以至少在对应浮栅电极的区域的浮栅层中形成金属硅化物阻挡层，避免在相应的浮栅层上形成金属硅化物，使浮栅层的厚度足够厚，也可以避免浮栅层过薄而导致的漏电或击穿问题。
本发明提供的nor闪存器件的制备方法制备的nor闪存器件，通过增设有源区阻挡结构，可以有效的降低cmp工艺对其周围浮栅层的抛光速率，增加其周围浮栅层的厚度，可以避免由于浮栅层过薄而导致nor闪存器件出现漏电或击穿的现象，提高了nor闪存器件的可靠性。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
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