本发明涉及半导体技术领域，特别是涉及一种高深径比孔洞的制备方法及结构。
背景技术：
在半导体器件制造技术中，高深径比微结构(highaspectratiomicrostructures，harms)有广泛的应用，特别在电容孔制作的过程。高深径比微结构通常指孔深度与孔直径的比值大于2：1，宽度小于100微米的三维微结构。在高深径比微结构的应用中，通常需要制备硬掩膜来刻蚀高深径比孔洞，硬掩膜可采用硼磷硅玻璃(boro-phospho-silicate-glass，bpsg)等材料。
硼磷硅玻璃是集成电路制造中常用的介质材料，公开号为tw426913b的一篇专利文献就公开了一种由两步骤沉积制程来形成一bpsg膜层的方法及相关的设备与装置。一bpsg的保形层(conformallayer)被沉积于一基材上。一更加稳定的bpsg膜层以一较高的沉积速段被沉积在该保形层上。该方法适于用bpsg来填充高宽比至少为5.5:1的0.06微米窄的渠道。
在高深径比较大的通孔刻蚀制程中，例如深径比达到10甚至20比1时，控制刻蚀获得符合要求的尺寸及形貌变得越来越难。目前采用硬掩膜刻蚀此类高深径比的通孔，通常会出现通孔上下口孔径不一的情况，当深径比越大，下口孔径便要越小于上口孔径，下口孔径与上口孔径的比值往往小于60％，即通孔侧壁倾斜，通孔整体类似倒置的圆锥。这样的深孔形貌往往难以达到器件要求，且在后续填充孔隙的制程中，对填充良率造成很大影响。
因此，需要寻求一种能够改善这种高深径比孔洞形貌的方法。
技术实现要素：
鉴于以上所述现有技术，本发明的目的在于提供一种高深径比孔洞的制备方法及结构，用于解决现有技术中高深径比孔洞的上下开孔直径差异大等问题。
为实现上述目的及其他相关目的，本发明提供一种高深径比孔洞的制备方法，包括以下步骤：
在衬底上形成保形叠层；及
刻蚀所述保形叠层形成孔洞；其中，所述保形叠层包括底层硼磷硅玻璃膜、位于所述底层硼磷硅玻璃膜之上的中层硼磷硅玻璃膜，以及位于所述中层硼磷硅玻璃膜之上的顶层硼磷硅玻璃膜，所述底层硼磷硅玻璃膜中三五族元素的掺杂浓度高于所述顶层硼磷硅玻璃膜；所述底层硼磷硅玻璃膜中硼的掺杂浓度为2.5-3.5wt％，磷的掺杂浓度为2.5-5.5wt％；所述中层硼磷硅玻璃膜中硼的掺杂浓度为2-3wt％，磷的掺杂浓度为2.5-5wt％；所述顶层硼磷硅玻璃膜中硼的掺杂浓度为1-3wt％，磷的掺杂浓度为2-4wt％；以在所述孔洞的深径比大于或等于10时，使所述孔洞的底部与顶部的孔直径比为60％-100％。
优选地，相邻两保形层的三五族元素掺杂浓度增加幅度为20-100％。
优选地，所述保形叠层采用化学沉积的方法连续沉积形成；连续沉积形成所述保形叠层时，在同一个反应腔体内连续沉积。
优选地，所述底层硼磷硅玻璃膜的厚度为200-400nm，所述中层硼磷硅玻璃膜的厚度为200-400nm所述顶层硼磷硅玻璃膜的厚度为300-600nm。
优选地，所述孔洞的深径比大于10-20，所述孔洞的底部与顶部的孔直径比为80％-100％。
本发明还提供了一种电容器阵列结构的制备方法，包括以下步骤：
采用上述所述的制备方法在保形叠层中形成阵列排布的多个所述孔洞；
在所述孔洞内形成电容器的下电极，所述下电极覆盖所述孔洞的侧壁及底部；
移除所述下电极周围的所述保形叠层，并在所述下电极周围填充介电材料；及
在所述介电材料上形成电容器的上电极，以制成电容器阵列结构。
本发明还提供了一种半导体存储器件结构，包括：
衬底，包括阵列区域及包围所述阵列区域的外围区域；
电容器阵列结构，设置于所述衬底的所述阵列区域上，所述电容器阵列结构包括多个阵列排布的电容器，每一电容器包括下电极、包裹所述下电极的介电材料、以及位于所述介电材料之上的上电极，所述下电极为杯状结构，包括电极底部以及由所述电极底部向上延伸的电极侧壁，所述下电极的长径比大于或等于10；及
保形叠层，位于所述衬底的所述外围区域上；
其中，所述保形叠层包括底层硼磷硅玻璃膜、位于所述底层硼磷硅玻璃膜之上的中层硼磷硅玻璃膜，以及位于所述中层硼磷硅玻璃膜之上的顶层硼磷硅玻璃膜，所述底层硼磷硅玻璃膜中三五族元素的掺杂浓度高于所述顶层硼磷硅玻璃膜；所述底层硼磷硅玻璃膜中硼的掺杂浓度为2.5-3.5wt％，磷的掺杂浓度为2.5-5.5wt％；所述中层硼磷硅玻璃膜中硼的掺杂浓度为2-3wt％，磷的掺杂浓度为2.5-5wt％；所述顶层硼磷硅玻璃膜中硼的掺杂浓度为1-3wt％，磷的掺杂浓度为2-4wt％；所述掺杂浓度的差异控制所述下电极在其长径比大于或等于10时，其底部直径与顶部开口外径的比值为60％-100％。
优选地，所述保形叠层的厚度范围为700-1400nm，用以定义所述电容器的长度。
优选地，所述电容器阵列结构的上表面和所述保形叠层的上表面为一连续表面。
优选地，所述半导体存储器件结构还包括一后段导线，形成于所述电容器阵列结构的上表面并延伸至所述保形叠层的上表面。
优选地，相邻两保形层的相接部位的三五族元素掺杂浓度为梯度变化。
优选地，所述下电极的长径比大于10-20，其底部直径与顶部开口外径的比值为80％-100％。
如上所述，本发明的高深径比孔洞的制备方法及结构，具有以下有益效果：
本发明提供了一种利用多层保形层的浓度差异改善高深径比蚀刻孔洞的方法，以多层保形层作为硬掩膜，通过调整多层保形层的掺杂浓度改善了高深径比孔洞的形貌结构，有利于制作具有更多垂直孔洞的孔洞阵列，可改善后续制程中间隙填充的效果。孔洞顶部与底部的直径比更接近1，即孔洞更接近柱状，具有更好的垂直形貌，深径比大于等于10。
对于半导体存储器件，本发明利用周边区的浓度变化的保形层的厚度范围与浓度范围得到了在特定电容孔深径比范围内的电容孔下开孔与上开孔的比值范围的特殊控制效果，以周边区的保形层影响了在array(阵列)区上方电容的电容孔下开孔与上开孔的比值，这具有不可预期的功效。它使电容用以形成下电极的孔深径比范围的条件下array区中下口孔径与上口孔径的比值得到控制在某一范围內，从而可增加电容良率，改善电容结构。
附图说明
图1显示为本发明提供的高深径比孔洞的制备方法的流程图。
图2显示为本发明提供的高深径比孔洞结构的示意图。
图3显示为本发明实施例一提供的高深径比孔洞的制备过程示意图。
图4显示为本发明实施例二提供的高深径比孔洞的制备过程示意图。
图5显示为本发明实施例三提供的半导体存储器件结构示意图。
元件标号说明
100，301，401，501衬底
200，502保形叠层
302，402底层硼磷硅玻璃膜
303，404顶层硼磷硅玻璃膜
403中层硼磷硅玻璃膜
300，304，405孔洞
503电容器阵列结构
5031下电极
5032介电材料
5033上电极
5034多晶硅
504后段导线
s1～s2步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
为了解决现有技术中刻蚀形成高深径比孔洞的上下开孔直径差异大等问题，本发明提供了一种利用多层保形层的浓度差异改善高深径比蚀刻孔洞的方法。
请参阅图1，一种高深径比孔洞的制备方法，包括以下步骤：
s1在衬底上形成保形叠层，所述保形叠层至少包括两层具有不同掺杂浓度的保形层，位于底层的保形层的三五族元素掺杂浓度要高于位于顶层的保形层；
s2刻蚀所述保形叠层形成孔洞。
本方法通过刻蚀保形叠层，利用各层的不同掺杂浓度调整刻蚀形貌，从而可改善刻蚀在其中的孔洞的整体结构。为了获得侧壁更为垂直的高深径比孔洞，所述保形叠层可延刻蚀方向逐步增加掺杂浓度，以使孔洞上下开口的孔径趋于一致。具体地，当所述保形叠层包括两层或两层以上硼磷硅玻璃膜时；自顶层至底层硼磷硅玻璃膜的硼或/及磷的掺杂浓度依次增加。相邻两保形层的三五族元素掺杂浓度增加幅度可以为20-100％。
此外，所述保形叠层可采用化学沉积的方法连续沉积形成。具体地，连续沉积形成所述保形叠层时，在同一个反应腔体内连续沉积，以确保多层保形层之间紧密连接。
根据具体开孔的需要，所述保形叠层的总厚度可以为700-1400nm。采用本方法，可以刻蚀所述保形叠层同时形成多个孔洞，例如，可制作存储器结构中的高深径比孔洞阵列。具体地，刻蚀孔洞的深径比大于或等于10。刻蚀孔洞的底部与顶部的直径比可以达60％-100％。
请参阅图2，一种采用上述方法获得的高深径比孔洞结构，包括：
保形叠层200；
以及垂直插入所述保形叠层200中的孔洞300；
其中，所述保形叠层200至少包括两层具有不同掺杂浓度的保形层，位于底层的保形层的三五族元素掺杂浓度要高于位于顶层的保形层。
所述保形叠层200通常制备于具体应用的衬底100上，所述衬底100可以是半导体衬底或其他适合的材料。
具体地，当所述保形叠层包括两层或两层以上硼磷硅玻璃膜时；自顶层至底层硼磷硅玻璃膜的硼或/及磷的掺杂浓度依次增加。相邻两层硼磷硅玻璃膜的三五族元素掺杂浓度增加幅度为20-100％。所述保形叠层200可采用化学沉积的方法连续沉积形成。所述保形叠层200的总厚度可以为700-1400nm。所述孔洞结构可以包括多个垂直插入所述保形叠层200中的孔洞300。例如，多个垂直插入所述保形叠层中的孔洞阵列排布用于存储器件结构当中。具体地，所述孔洞300的深径比大于或等于10。所述孔洞300的底部与顶部的直径比为60％-100％。
此外，本发明还提供一种电容器阵列结构的制备方法以及包括该电容器阵列结构的半导体存储器件结构，所述方法包括以下步骤：
采用上述高深径比孔洞的制备方法在保形叠层中形成阵列排布的多个所述孔洞；在所述孔洞内形成电容器的下电极，其中所述下电极覆盖所述孔洞的侧壁及底部；移除所述下电极周围的所述保形叠层，并在所述下电极周围填充介电材料；及在所述介电材料上形成电容器的上电极，以制成电容器阵列结构。
所述半导体存储器件结构，包括：
衬底，包括阵列区域及包围所述阵列区域的外围区域；电容器阵列结构，设置于所述衬底的所述阵列区域上，所述电容器阵列结构包括多个阵列排布的电容器，每一电容器包括下电极、包裹所述下电极的介电材料、以及位于所述介电材料之上的上电极，所述下电极为杯状结构，包括电极底部以及由所述电极底部向上延伸的电极侧壁，所述下电极的长径比大于或等于10；及保形叠层，位于所述衬底的所述外围区域上。
其中，所述保形叠层至少包括两层具有不同掺杂浓度的保形层，位于底层的保形层的三五族元素掺杂浓度要高于位于顶层的保形层，所述掺杂浓度的差异控制所述下电极的底部直径与顶部开口外径的比值为60％-100％。
对于半导体存储器件，如dram器件，本发明使电容用以形成下电极的孔深径比范围的条件下array区中下口孔径与上口孔径的比值得到控制在某一范围內，改善了电容孔的形貌结构，可改善后续制程中间隙填充的效果，从而可增加电容良率，改善dram电容结构。
下面通过具体的实例来详细说明本发明的技术方案。
实施例一
如图3所示，本实施例提供一种利用两层不同浓度和厚度的硼磷硅玻璃膜制备高深径比孔洞的方法及所得结构。
首先，提供一衬底301。
然后，在所述衬底301上采用化学沉积的方法连续沉积形成保形叠层。具体地，连续沉积形成所述保形叠层时，在同一个反应腔体内连续沉积，反应气体不间断提供。其中，所述保形叠层包括底层硼磷硅玻璃膜302和位于所述底层硼磷硅玻璃膜302之上的顶层硼磷硅玻璃膜303。
本实施例优选地，所述底层硼磷硅玻璃膜302的厚度为300-600nm，硼的掺杂浓度为2-4wt％，磷的掺杂浓度为2-5wt％；所述顶层硼磷硅玻璃膜303的厚度为400-800nm，硼的掺杂浓度为1-3wt％，磷的掺杂浓度为2-4wt％。
随后，刻蚀所述保形叠层形成多个孔洞304，以形成高深径比的孔洞阵列。
本实施例所得孔洞304的深径比大于或等于10。所得孔洞304的底部与顶部的直径比为60％-100％。
实施例二
如图4所示，本实施例提供一种利用三层不同浓度、厚度的硼磷硅玻璃膜制备高深径比孔洞的方法及所得结构。
首先，提供一衬底401。
然后，在所述衬底401上采用化学沉积的方法连续沉积形成保形叠层。具体地，连续沉积形成所述保形叠层时，在同一个反应腔体内连续沉积，反应气体不间断提供。其中，所述保形叠层包括底层硼磷硅玻璃膜402、位于所述底层硼磷硅玻璃膜402之上的中层硼磷硅玻璃膜403，以及位于所述中层硼磷硅玻璃膜403之上的顶层硼磷硅玻璃膜404。
本实施例优选地，所述底层硼磷硅玻璃膜402的厚度为200-400nm，硼的掺杂浓度为2.5-3.5wt％，磷的掺杂浓度为2.5-5.5wt％；所述中层硼磷硅玻璃膜403的厚度为200-400nm，硼的掺杂浓度为2-3wt％，磷的掺杂浓度为2.5-5wt％；所述顶层硼磷硅玻璃膜404的厚度为300-600nm，硼的掺杂浓度为1-3wt％，磷的掺杂浓度为2-4wt％。
随后，刻蚀所述保形叠层形成多个孔洞405，以形成高深径比的孔洞阵列。
本实施例所得孔洞405的深径比大于10-20。所得孔洞405的底部与顶部的直径比可达80％-100％。
需要说明的是，实施例一与实施例二仅为本发明的两个示例，在本发明的其他实施例中，所述保形叠层可以包括两层、三层或更多层保形层(具体为bpsg膜)，自顶层至底层保形层的三五族元素掺杂浓度依次增加，每层保形层(具体为bpsg膜)的具体掺杂浓度、厚度均可根据实际情况的需要进行调整。
实施例三
本实施例提供一种电容器阵列结构的制备方法以及所获得的半导体存储器件结构。所述方法包括以下步骤：
采用本发明提供的高深径比孔洞的制备方法，如实施例一、实施例二所述的方法，在保形叠层中形成阵列排布的多个孔洞。
然后，在所述孔洞内形成电容器的下电极，所述下电极覆盖所述孔洞的侧壁及底部。例如，可通过沉积金属、多晶硅等电极材料在所述孔洞内形成下电极，采用的电极材料可以是一种或多种。所得的下电极为杯状结构，包括底部以及由所述底部向上延伸的侧壁。
接下来，移除所述下电极周围的保形叠层，并在所述下电极周围形成介电材料。具体地，可先移除沉积所述下电极时覆盖在孔洞外的多余电极材料，然后再将其下的保形叠层移除，在阵列区域之外的保形叠层可以根据实际需要移除或保留。移除下电极周围不需要的bpsg叠层之后，可采用沉积或其他适合的方法在杯状的下电极周围形成介电材料层，并在多个下电极之间填充介电材料，介电材料需将下电极表面完全覆盖。
最后，在所述介电材料上形成电容器的上电极，从而完成电容器阵列结构的制作。具体地，可在覆盖下电极的介电材料层上沉积一层电极材料作为电容器的上电极，并确保电容器的上电极与下电极被介电材料隔开。在杯状下电极的内部，介电材料层覆盖杯状底部和侧壁，上电极形成在介电材料层之上，覆盖由介电材料层形成的杯状底部和侧壁，并不将杯状内部空间填满，最后在杯状的凹陷内部填满多晶硅(poly)。其中，电容器下电极、上电极、以及介电材料的形成方法和选材可根据实际需要来确定，此为本领域习知的技术，在此不做赘述。
本实施例方法获得的半导体存储器件结构如图5所示，包括：
衬底501、电容器阵列结构503以及保留在阵列区域之外的保形叠层502。
其中，衬底501包括阵列区域及包围所述阵列区域的外围区域，可以是半导体衬底或其他适合的材料和结构。
电容器阵列结构503设置于衬底501的阵列区域上，包括多个阵列排布的电容器下电极5031、包裹所述下电极5031的介电材料5032、以及位于所述介电材料5032之上的电容器上电极5033。下电极5031为杯状结构，包括底部以及由所述底部向上延伸的侧壁，下电极5031的长径比大于或等于10。在杯状下电极5031收容的内部，介电材料5032覆盖杯状底部和侧壁，上电极5033覆盖由介电材料5032形成的杯状底部和侧壁，多晶硅5034将杯状内部空间填满。
保形叠层502位于于衬底501的外围区域上；根据前述孔洞的制备方法，保形叠层502至少包括两层具有不同掺杂浓度的保形层，位于底层的保形层的三五族元素掺杂浓度要高于位于顶层的保形层，所述掺杂浓度的差异控制下电极5031的底部直径与顶部开口外径的比值为60％-100％。具体地，所述保形叠层502的厚度范围可以为700-1400nm，用以定义所述电容器的长度。相邻两保形层的相接部位的三五族元素掺杂浓度为梯度变化。
本实施例中，电容器阵列结构503的上表面和所述保形叠层502的上表面为一连续表面。一后段导线(beolmetalline)504，形成于所述电容器阵列结构503的上表面并延伸至所述保形叠层502的上表面。
由于采用了本发明提供的高深径比孔洞的制备方法，利用孔洞制作的电容器下电极5031的底部直径与顶部开口外径的比值可达60-100％。这有利于制作高密度的电容器阵列，避免多个电容器下电极之间的黏连，改善了后续间隙填充的效果，有利于电容良率的提高。
综上所述，本发明的高深径比孔洞的制备方法，以多层保形层(具体为bpsg)作为硬掩膜，通过调整多层保形层的掺杂浓度改善了高深径比孔洞的形貌结构，有利于制作具有更多垂直孔洞的孔洞阵列。孔洞顶部与底部的直径比更接近1，即孔洞更接近柱状，具有更好的垂直形貌，深径比大于或等于10。
对于半导体存储器件，本发明利用周边区的浓度变化的保形层的厚度范围与浓度范围得到了在特定电容孔深径比范围内的电容孔下开孔与上开孔的比值范围的特殊控制效果，以周边区的bpsg膜层影响了在array区上方电容的电容孔下开孔与上开孔的比值，这具有不可预期的功效。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。