制造LED矩阵显示装置的方法与流程

本发明涉及“发光二极管”(led)装置的领域，并且特别地涉及用于具有微型led(μled)的微型屏装置的led。

背景技术

用于制作高亮度微型屏的一种方法是使用由gan、ingan、ingap或甚至ingaalp制成的led矩阵，其中，每个led在与led发射表面大致平行的平面中的尺寸等于10μm的量级。每个led通过与led矩阵耦接的电子控制电路单独寻址。

一般来说，电子控制电路包括在诸如硅之类的有源半导体层中制成的例如mosfet类型的fet(场效应晶体管)晶体管。这样的电子控制电路包括例如用于每个led的通过矩阵地址控制的一个或两个fet晶体管。

在氮化物基led的情况下，晶体管所需的电源电压为5v量级。(处于导通状态的)这些晶体管所需的导通电阻很低，通常对于1μm2量级的面积小于约10kω。还需要在晶体管的电压阈值vt上的(小于1％的量级的)色散低。其他类型的晶体管也可能需要这样的性能。

为了满足这些标准，电子控制电路中的晶体管通常制作在单晶硅的有源层中。制作晶体管的经典方法包括涉及大型热预算的步骤，该步骤可以例如达到1000℃量级的温度。但是，led矩阵不能抵抗这样的温度。

为了试图解决这个问题并避免led矩阵暴露于这样的温度，可以通过将电子控制电路转移到led矩阵上、使用微管对准它们并将它们杂化，来在先前制作的电子控制电路和也已经制作的led矩阵之间进行耦接。

尽管该解决方案防止led矩阵暴露于过高的温度，但是与led矩阵的每个像素相关联的电子控制电路的电子组件必须以小于约1μm的精度与该像素的led对准。因此，在实践中，由于在led矩阵和电子控制电路之间进行这种转移时需要对齐并进行非常大量的连接(例如10⁶个的量级)，所以这种转移是困难的。制作具有如此小尺寸的微管也是非常困难的。

最后，待杂化的材料的不同热膨胀系数是在该杂化过程中要管理的重要约束。由于这种杂化例如在大于约100℃的温度下完成，所以材料的热膨胀系数之间的差异加重了对准偏移，特别是在这些元件的外围。冷却过程中还会出现可能导致基板组件损坏的热应力。

技术实现要素：

本发明的一个目的是公开一种制作led矩阵显示装置的方法，该方法不具有根据现有技术的方法的缺点，换句话说，该方法通过去除当经由微管进行电子控制电路到led矩阵上的转移和杂化以及/或者存在具有不同热膨胀系数的材料时出现的对准和连接问题来避免将led矩阵暴露于过度高的温度。

为此，本发明公开了一种制作显示装置的方法，包括对至少以下步骤的实施：

-制作led的矩阵，每个led包括能够从led矩阵的背面接入的电极以及在led矩阵的正面上的发光表面；

-将包括至少一个半导体层、栅极介电层和栅极导电材料层的层堆叠固定或互锁到led矩阵的背面上；

-从层堆叠开始，制作电耦接至led的电极的电子控制电路，包括制作包括有源区域和栅极的fet晶体管，有源区域在半导体层中形成，并且栅极在栅极介电层和栅极导电材料层中形成。

由于用于制作电子控制电路中的晶体管的栅极(换句话说，栅极介电层和栅极导电材料层)的材料已经存在于被转移到led矩阵上的层堆叠中，所以该led矩阵不暴露于在沉积这些材料例如通过涉及超过约700℃或800℃的温度的氧化来形成栅极电介质期间遇到的高温。

该方法还克服了对准约束，因为在该方法中利用几个顺序地集成的衬底(用于制作led矩阵的至少一个第一衬底和其上形成用于制作电子控制电路的层的层的堆叠的的第二衬底)，所以，电子控制电路是在将用于制作电子控制电路的层堆叠转移到led矩阵的背面上之后制作的。因此，在光刻晶体管时可以容易地进行对准，而不是在将层堆叠与led矩阵固定时进行对准。由于所使用的光刻技术，在led的背面上定位和制作fet晶体管所涉及的步骤的精度例如对于先进的duv(深紫外)型光刻可以为5nm的量级。这种光刻精度远远高于包括已分别制作led矩阵和控制电路之后所应用的固定的方法可以实现的精度(精度优于1μm)。

在led矩阵和电子控制电路之间获得的这种优异的对准还使得可以制作具有非常高的晶体管密度的电子控制电路，例如当电子控制电路不包含任何电容时，每个led至少八个晶体管，或者用于pwm(“脉宽调制”)寻址的led的至少四个晶体管。

在将层堆叠转移到led矩阵的背面上之后制作的电子控制电路事实上减小了与具有不同热膨胀系数的材料之间的固定相关的问题。

此外，led的电极能够从矩阵的背面接入并且led发射表面位于矩阵的正面上的这一事实意味着不需要通过电极遮蔽led的光发射。

表述“栅极介电层”表示被配置用于形成fet晶体管的栅极电介质的材料的至少一层。

表述“栅极导电材料层”表示被配置用于形成fet晶体管的栅极导体的至少一种材料的至少一层。

根据第一变体，栅极介电材料可以是具有高介电常数的介电材料，也称为“高k”电介质(相对介电常数高于sio2的介电常数，换句话说高于3.9)，例如hfo2，并且栅极导电材料可以是金属。

根据第二变型，栅极介电材料可以是诸如sio2的氧化物并且栅极导电材料可以是多晶硅。

对led矩阵的制作可以包括针对每个led实施以下步骤：

-制作台面结构，该台面结构至少包括具有不同掺杂并形成p-n结的第一半导体部分和第二半导体部分；

-制作位于台面结构上并且电耦接至第一半导体部分的第一电极；

-制作位于台面结构的侧并通过第二半导体部分的侧面的至少一部分电耦接至第二半导体部分的第二电极。

第一半导体部分可以是位于led矩阵的背面上的部分。

第二电极可以通过覆盖第一半导体部分的至少侧面的介电部分与第一半导体部分电绝缘。电绝缘部分仅定位在每个led的台面结构的侧面上可以提高led(由p-n结占据的表面)的有源表面积与制作led的总表面积之间的比率，因此考虑到该结构的严格垂直(与led的台面结构的侧面平行)的电绝缘部分的尺寸小，增加了这些led的集成度。此外，对该电绝缘部分的高度集成的另一优点在于使得在led的电极中获得的电流密度最小化，由此减少由于显示装置内的焦耳效应引起的发热。

该结构还可以在led的p-n结和第二电极之间给出良好的电接触，因此优化对第二电极的接入电阻。

表述“台面结构”表示以下事实：以具有第一类型的导电率例如n型的半导体和具有与第一类型相反的第二类型的导电率例如p型的半导体的堆叠的形式形成led，在这两个半导体之间存在结区，并且该堆叠在其至少部分高度上以岛的形式被蚀刻，以使得具有第一类型的导电率的半导体能够接入。这些岛被称为台面。

用于制作电子命令电路中的晶体管的有源区域的半导体层可以包括具有锗含量在约10％至50％之间的sige。该锗含量可以有利地在约30％至40％之间，例如其可以等于大约34％，这可以在对晶体管的源极和漏极的再结晶期间的再结晶速率和制作过程的简单性之间提供良好的折中。这种有利的锗含量还可以降低在控制电路制作过程中达到的最高温度，这是因为随着沟道中ge的百分比增加，向晶体管的源极和漏极施加再结晶退火的温度降低。

将层堆叠固定到led矩阵的背面上可以包括在形成层堆叠的一部分的第一氧化物层与位于led矩阵的背面上的第二氧化物层之间实施直接接合。使用在层堆叠和led矩阵之间的这样的直接接合所获得的结果是晶体管栅极层堆叠的冷异质集成，因为它可以在环境温度至约400℃之间的温度下实施，这与根据现有技术的方法不同，现有技术需要在较高温度下在电子控制电路和led矩阵之间进行固定，其然后由于具有不同热膨胀系数的材料彼此接触而导致问题。

层堆叠和led矩阵之间的直接接合可以除了通过氧化物-氧化物接合之外还可以例如经由通过化学机械抛光平面化的sio2层来完成。

当使用直接氧化物-氧化物接合时，该方法还可以包括在将层堆叠(用于制作电子控制电路的)固定到led矩阵的背面上之前通过实施以下步骤来制作层堆叠：

-在与绝缘体上半导体型衬底例如soi(“绝缘体上硅”)的表面层对应的半导体层上制作栅极介电层；

-在栅极介电层上制作栅极导电材料层，

-在栅极导电材料层上制作硬掩模层；

-在硬掩模层上制作机械支承层；

-去除绝缘体上半导体型衬底的厚半导体材料层或固体半导体材料层；

并且其中，绝缘体上半导体型衬底的掩埋介电层或box(“掩埋氧化物”)层可以形成将用于实施直接接合的第一氧化物层。

堆叠层的半导体层可以包括晶体半导体，并且可以至少通过以下方式在半导体层中形成fet晶体管的有源区域：在fet晶体管的有源区域的、将形成fet晶体管的源极区和漏极区的一部分中进行离子注入，使所述部分中的半导体部分非晶化，然后在fet晶体管的有源区域的固相下进行再结晶退火。

实施在这种情况下的离子注入，使得注入的有源区域的部分厚度保持结晶并且在再结晶退火期间形成fet晶体管的源极和漏极的再结晶胚。为了实现这一点，可以调整离子注入期间使用的能量和剂量，使得在该注入结束时，晶体半导体的一部分保留在源极和漏极中。

再结晶退火可以在约450℃至600℃之间的温度下实施。

在通过部分非晶化，然后进行再结晶退火来制作源极和漏极时，在不实施需要大量热预算的技术的情况下获得电子控制电路。

可以以常规方式在炉子中实施再结晶退火。或者，可以通过将fet晶体管的源极和漏极暴露于激光源来实现再结晶退火，使得由激光源引入的热量可以被限制在用于制作该源极和该漏极的层中。

对fet晶体管的制作可以包括使用以下步骤：

-对栅极电介质和栅极导电材料层以及半导体层进行光刻和蚀刻，使得半导体层的剩余部分形成fet晶体管的有源区域；

-对所述栅极电介质和栅极导电材料层进行光刻和蚀刻，使得栅极电介质和栅极导电材料层的剩余部分形成fet晶体管的栅极；

-制作与fet晶体管的栅极的侧壁接触的间隔件；

并且，fet晶体管的有源区域的、将形成fet晶体管的源极和漏极的部分对应于fet晶体管的有源区域的、未被栅极和间隔件所覆盖的部分。

对电子控制电路的制作还可以包括：在制作fet晶体管之后，制作电耦接至fet晶体管(特别是与栅极、源极和漏极接触部)和/或电耦接至led的电极的电接触部。可以形成在led矩阵的背面上形成的一个或多个金属层中制作这些电接触部。

该方法还可以包括：在将层堆叠固定到led矩阵的背面和制作电子控制电路之间实施以下步骤：

-通过盖层的一个面制作腔，每个腔旨在面向led中的一个；

-沉积至少与腔的内侧壁接触的反射材料；

-将盖层的所述面固定成与led矩阵的正面接触，使得每个空腔面向led中的至少一个；

并且该方法还可以包括步骤：在制作电子控制电路之后，使盖层变薄，从而去除盖层中的腔的面向led的发光表面的底壁。

因此，在相邻led的发光表面之间形成反射元件以限制这些led之间的串扰。

在这种情况下，该方法使用三个不同的顺序集成的衬底来制作显示装置。

该方法还可以包括步骤：在使盖层变薄步骤之后，在盖层的剩余部分之间制作与led矩阵的正面接触并且面向led发射表面的荧光体。因此，可以调整和/或修改由led发射的光波长的范围。这些荧光粉在不同的led中可以不同。

作为变体，该方法还可以包括步骤：在将层堆叠固定到led矩阵的背面和制作电子控制电路之间，在led矩阵的正面上并且面向led中的至少一些led的发光表面制作滤光器结构，该滤光器结构用于过滤由led中的所述一些led发射的波长的至少一部分。

在这种情况下，对滤光器结构的制作可以至少包括对以下步骤的实施：

-在led矩阵的正面上沉积第一过滤材料层；

-蚀刻第一过滤材料层，使得第一过滤材料的剩余部分面向led中的被称为第一led的一些led的发光表面；

-在第一过滤材料的剩余部分之间制作透明介电材料的第一部分；

-在第一过滤材料的剩余部分以及透明介电材料的第一部分上沉积第二过滤材料层；

-蚀刻第二过滤材料层，使得第二过滤材料的剩余部分面向被称为第二led的其他led的发射表面；

-在第二过滤材料的剩余部分之间制作透明介电材料的第二部分；

并且该方法还可以包括在制作电子控制电路之前沉积与滤光器结构接触的光学透明机械支承层。

因此，可以在led矩阵的正面上制作修改由led发射的波长范围的滤光材料部分。这些过滤材料在不同的led中可以不同。此外，在滤光器结构中形成的不同滤光材料的数量可以不同于两个(在上面给出的示例的情况)并且可以更一般地大于或等于1个。

附图说明

在参照附图阅读了对纯粹针对信息给出的并且并非限制性的示例实施方式的描述之后，将会更好地理解本发明，在附图中：

-图1a至图1g表示根据一个特定实施方式的用于制作显示装置的led矩阵所实施的步骤；

-图2a至图2c表示根据一个特定实施方式的用于制作层堆叠并将其转移到显示装置的led矩阵上所实施的步骤；

-图3a至图3d表示根据一个特定实施方式的用于制作盖层并将盖层固定为与显示装置的led矩阵接触所实施的步骤；

-图4a至图4d表示根据一个特定实施方式的用于制作显示装置的电子控制电路的fet晶体管所实施的步骤；

-图4e表示根据一个特定实施方式的显示装置的电子控制电路的一部分的示例实施方式；

-图4f和图4g表示根据一个特定实施方式的用于制作显示装置的荧光体所实施的步骤；

-图5a至图5d表示根据一个特定实施方式的用于制作显示装置的滤光器结构所实施的步骤；

下面描述的不同附图中的相同、相似或等同的部分具有相同的附图标记以便于不同附图之间的比较。

为了使附图更容易理解，附图中示出的不同部分不一定都是相同的比例。

必须理解，不同的可能性(变体和实施方式)不是相互排斥的，并且它们可以彼此组合。

具体实施方式

首先参照图1a至图1g，图1a至图1g表示制作用于制作例如微型显示类型的显示装置1000的led100的矩阵所涉及的步骤，在这种情况下led100的矩阵为微led。led100的矩阵形成显示装置1000的像素矩阵。在这些附图中仅示出了一个led100。

led100由形成在衬底102上的层制成，该衬底102例如包括硅、al2o3或蓝宝石并且该衬底102将用于这些层的生长。如图1a所示，形成在衬底102上的这些层对应于n掺杂半导体层104，例如gan。该层104包括第一n型部106和第二n掺杂部108。作为变体，层104的这两个部106、108可以对应于两个不同的材料层，其中，例如第一部106包括gan而第二部108包括ingan。根据另一变体，不管两个部106、108是对应于两个不同的材料层还是单个单一材料层，两个部106、108的掺杂水平可以相似或可以不相似。

例如，层104的第一部106是包括非有意掺杂半导体的缓冲层，该非故意掺杂半导体具有允许在其上生长具有良好结晶质量的半导体的作用。第一部106中的供体浓度可以例如达到10¹⁷个供体/cm³的量级。层104的第二部108例如是具有例如10¹⁸至10²⁰个供体/cm³之间的供体浓度的有意掺杂n型半导体的一部分。

层104的厚度可以例如在约20nm和10μm之间。

在衬底102上形成的层还包括在层104上的几个层110，其将形成led100的有源发射区域。层110与的一个或更多个发射层对应,每个发射层形成量子阱例如包括ingan并且每个发射层位于例如包括gan的两个势垒之间。层110换言之多个发射层和势垒层包含本征半导体材料，换言之，非有意掺杂的(其中，残余供体nnid的浓度等于例如约10¹⁷个供体/cm³，或在约10¹⁵至10¹⁸个供体/cm³之间)。发射层或每个发射层的厚度例如等于约3nm并且更一般地在约0.5nm至10nm之间，并且每个势垒层的厚度例如在约1nm至25nm之间。由层110形成的量子阱的数量例如在约1至50个之间。

p掺杂半导体材料层112位于层110上，并且与层104一起将形成led100的p-n结。与层104类似，层112的半导体为例如gan。层112的p掺杂例如对应于等于约10¹⁷至10²⁰个受体/cm³之间的受体的浓度。层112的厚度例如在约20nm至10μm之间。

然后，在层112上形成导电层114，并且将导电层114用于形成led100的p区的接触电极的一部分，换句话说是阳极。层114是光学反射的。换句话说，层114被配置成用于反射到达其上的大部分光(例如至少80％)，所述光对应于从led100的有源发射区域发射并且将由led100发射的光。例如，层114包含铝和/或银更一般地包含任何导电的且光学反射的材料，并且其厚度例如在约50nm至1μm之间。

然后，在层114上形成将用于制作硬掩模的层116(图1b)。通过层116的一部分厚度进行第一蚀刻，限定用于led100的阳极的位置118。

然后，实施光刻和蚀刻以便将层116构造为与所需硬掩模122的图案匹配，使得部分120然后可以通过在层114中蚀刻而形成，使得每个部分将形成led100中的一个led的p区的接触电极的一部分(图1c)。该蚀刻的图案是每个led形成的台面结构的图案，该台面结构换句话说是岛形式的堆叠。每个led100的每个台面结构的在与层112的其上支承有部分120的面平行的平面中的一部分可以是例如盘形的。因此，每个台面结构可以形成圆柱形岛。每个部分120被其中存在位置118中之一的硬掩模部分122覆盖。硬掩模122的材料(并且因此层116的材料)有利地是使部分120钝化的电介质，例如sio2。

然后，根据硬掩模122的图案并且因此led100的台面结构的图案的蚀刻延长到层112、110中以及层104的厚度的一部分中，对于每个led100形成剩余部分：p掺杂半导体124、一个或多个有源发射区域126和n掺杂半导体部分128。该蚀刻例如是基于氯的icp反应离子蚀刻(rie)类型。该蚀刻停止在层104中的一定深度处，换句话说，使得该层104的一部分与堆叠的每个蚀刻区域保持一致。当层104在由两个部106和108形成的情况下时，层104的保持在堆叠的每个蚀刻区域处的一部分包括部106的至少一部分。在图1d中的示例中，该蚀刻停止在层104的部108中的一定水平处，使得部106和部108的一部分厚度不被蚀刻。层104的蚀刻材料的厚度例如在约200nm至5μm之间，并且取决于层104的初始厚度。作为变体，该蚀刻可以停止在部106的顶面，换句话说穿过部108的整个厚度并且使得部106未被蚀刻。根据另一个变体，该蚀刻可以停止在位于部106中的一定水平处，使得部106的厚度的仅一部分不被蚀刻。

对该蚀刻的深度的选择取决于对台面结构的侧面高度的选择，所述台面结构的侧面将被随后形成为与堆叠的层的蚀刻部分的侧面接触的介电部分130覆盖(参见图1d)。因此在这种情况下，这些介电部分130仅覆盖部分122、120、124和128以及有源发射区域126的侧面。

例如，首先通过在部分122上并且在层104的未蚀刻部分上沿着台面结构(由元件122、120、124、126和128形成)的侧壁沉积通常包含sin的具有例如约3nm至100nm之间的一致厚度的钝化层来形成电介质部分130。然后实施各向异性蚀刻，例如干蚀刻，使得仅该层的覆盖台面结构的侧面的一部分保持并形成介电部分130。

然后，对层104的蚀刻根据由部分122和介电部分130限定的图案延长通过该层的剩余厚度，并且对于每个led100，形成蚀刻层104的位于部分128下方以及介电部分130下方的剩余部分132。与被介电部分130覆盖侧面的部分128不同，部132的侧面未被介电部分130覆盖。例如，该蚀刻可以是基于氯的icprie型。该蚀刻停止在基板102的正面上。

该蚀刻在与led100相邻的台面结构之间形成空间134并且该空间134用于制作led100的阴极。led100的两个相邻台面结构之间的距离可以例如大于或等于约50nm。led100的两个相邻台面结构之间的最小距离由所使用的光刻的最小分辨率限定。

如图1e所示，先前通过层116的一部分厚度进行的并限定位置118的第一蚀刻延长穿过硬掩模122的部分的厚度的剩余部分，使得位置118对导电部分120形成接入。在这种情况下，在两个蚀刻步骤中进行这些接入，使得在平的表面上进行限定位置118的光刻，从而可以实现所需的分辨率。这些位置118旨在用于制作led100的阳极。

然后，在台面结构上的空间134中沉积与这些台面结构的侧面接触并且最终在位置118中的导电层136。具体地，该层136旨在部分132的侧面上形成用于led100的阴极的接触层。层136优选地是以下多种材料的堆叠：钛、铝并且层136是用于随后沉积led100的阳极和阴极的导电材料(一个或多个)的生长层，例如该生长层对应于ti/tin/cu堆叠。

通过使得沉积物例如诸如铜之类的导电材料的电化学沉积物具有使得空间134填充满该材料的厚度来形成led100。该材料还填充阳极位置118。然后，完成该材料的化学机械平面化，然后，施加层136的位于部分122上的一部分停止在硬掩模122上，由此形成用于每个led100的阳极138和阴极140。然后，由于硬掩模122的部分围绕每个阳极138，阳极138与阴极140电绝缘。阴极140电耦接至部分132，部132的侧面未被介电部分130覆盖。

led100可以被形成为使得它们处于共同的阴极配置中，换句话说，其中，阴极彼此电耦接。作为变体，每个led100可以包括没有电耦接至其他led100的阴极140的阴极140。

通过沉积、光刻和蚀刻来在阳极138和阴极140上形成由ti层和tin层形成的扩散势垒层。

所形成组件的、与led100的矩阵的背面141对应的整个上表面被接合氧化物142覆盖，在背面141处，led100的电极138和140是可接入的，该接合氧化物142将用于后续的led100的矩阵与电子控制电路的固定。

与制作led100的矩阵并行地准备用于在led100的矩阵上转移将用于制作将被耦接至led100的电子控制电路的部件的层堆叠。

这是使用绝缘体上半导体型衬底200完成的(参见图2a)。该衬底200包括例如由硅制成的厚半导体层或固体半导体层202例如包括sio2，该厚半导体层或固体半导体层202上布置掩埋介电(box)层204。在包括硅的这种情况下，使用表面半导体层206覆盖层204。例如，层206的厚度可以在约5nm至50nm之间，并且有利地大于约30nm，以避免需要随后的外延，随后的外延会需要高温或额外的技术成本。

有利的是，层206包含具有约10％至50％之间有利地34％的锗含量的sige，其在通过sper(稍后将进行的固相外延再结晶)进行的再结晶速率和制作过程的简单性之间给出良好的折中。

层206是有源层，换句话说，在该层中，将制成将被耦接至led100的矩阵的电子控制电路的、电子部件的有源区域。

如果该电路的晶体管使用单极技术，则在生产过程开始时可以进行vt固体板植入。在这种情况下，可以在沉积随后描述的栅极堆叠之前在衬底200上进行离子注入，接着进行全板退火，以调整将从该衬底制成的控制电路中的晶体管的阈值电压。特别是，这可以在这些晶体管的性能和泄漏之间给出折中。

在层206上形成栅极介电层208，换句话说，将形成电子控制电路的fet晶体管的栅极电介质的层。该层208可以例如包括可以通过对层206进行氧化或通过hto(“高温氧化物”)沉积而获得的氧化物，在进行氧化的情况下，层206具有例如对应于sio2的栅极电介质的材料。作为变体，可以通过沉积诸如hfo2的高介电常数(“高k”)介电材料来形成层208。

在制作该层208之后是沉积栅极导电材料层210，从该栅极导电材料层210将形成fet晶体管的栅极导体。当层208包括半导体氧化物时，从其形成层210的材料对应于例如多晶硅。作为变体，当层208的材料是高k电介质时，层210的材料可以是诸如tin、tan或tialn等的金属和多晶硅的堆叠。层210中的多晶硅可以被掺杂。

然后在层210上沉积硬掩模层212。例如，层212中的材料是半导体氮化物或氧化物，并且其厚度例如在约10nm至100nm之间。

在层212上沉积机械支承层214以形成临时手柄(图2b)。该手柄机械地保持所制成的层堆叠，使得可以去除厚层202并且可以从该堆叠的背面接入掩埋介电层204。

将如此制成的组件转移到先前制作的led100的矩阵的背面141，在掩埋介电层204和层142之间形成氧化物-氧化物型直接接合(图2c)。

在实施该组装之后，例如将层214作为机械支承层用于所获得的组件，通过“激光剥离”来去除衬底102。然后led100的矩阵的正面143是可接入的。

与上述步骤并行进行将形成led100的盖的结构。

如图3a所示，例如与诸如硅的半导体衬底对应的盖层300在其部分厚度中经受光刻和蚀刻以形成将面向led100放置的腔302。

然后将光学反射材料(配置用于反射大部分光，例如超过接收光的80％)沉积在其中制作有腔302的盖层300的面上。蚀刻该光学反射材料以仅保留该光学反射材料的、与腔302的侧壁接触的部分304(图3b)。该蚀刻可以例如是各向异性icprie蚀刻。

然后，在由盖层300的包括腔302的面组成的组件上并且在腔302中(由部分304形成的侧壁和底壁)形成例如包括诸如sio2的半导体氧化物的接合层306(图3c)。

然后，所获得的将形成led100的盖的结构与led100的矩阵的前表面143一起固定到可接入电极138和140的相对侧上，使得腔302面向led100放置。led100的矩阵的正面143先前被接合层144覆盖，接合层306固定到所述接合层144。

可以进行固结退火以加强led100的矩阵和盖之间的这种接合。

然后可以去除机械保持层214(图3d)，组件的机械支承件由包括盖层300的盖的结构提供。

然后蚀刻层212、210、208和206以在层206中限定将形成在led100的矩阵上的fet晶体管的有源区域216。使用与有源区域的图案相同的图案蚀刻层208、210和212的剩余部分218、220和222。该蚀刻在接合氧化物142+204上停止(图4a)。

电子元件的尺寸特别是如图4a和后面的附图所示的fet晶体管和led100的尺寸之间的比率不代表这些元件的实际尺寸。此外，这些附图仅代表对单个fet晶体管的制作。然而，对于每个led100而言，制成的电子控制电路可以包括与该led100相关联的多个fet晶体管。

如图4b所示，实施另一光刻和另一蚀刻以在部分218、220和222中形成电子部件的栅极。由此制成各自包括栅极电介质226和栅极导电部分228的栅极224。栅极224被用于蚀刻栅极224的硬掩模层212的剩余部分230覆盖。

然后通过沉积和蚀刻来在栅极224和部230周围形成间隔件232。间隔件232例如，可以由在低温下沉积的一种或多种介电材料例如sico、sicbn或bn制成。

然后，在有源区域216的没有被栅极224和间隔件232覆盖的部分234中制作晶体管的源极区和漏极区。使用被设计成使得有源区域216的这些部分234中的半导体部分地非晶化的离子注入来制成这些源极区和漏极区。因为例如以厚度为5nm量级并位于接合氧化物142+204侧的再结晶胚的形式保持这些部分234的晶体半导体的一部分，因此这种非晶化是部分的。可以通过以例如约5kev和10kev之间的能量以及在约5×10¹⁴at/cm²至5×10¹⁵at/cm²之间的剂量注入sb离子来制作nmos晶体管。可以通过在注入掺杂剂(例如以3kev量级的能量和8×10¹⁴at/cm²的剂量的硼)之前注入ge离子(例如以5kev量级的能量和5x10¹⁴at/cm²量级的剂量)来制作pmos晶体管。

可以例如使用蒙特卡洛型粒子模拟器确定非晶半导体层的厚度，从而确定注入条件。

然后在约450℃至600℃之间的温度下实施固相再结晶退火，形成fet晶体管的源极和漏极236。有利地，该温度尽可能低。可以在炉子中完成这种退火或者使用激光源为源极区和漏极区提供局部加热来完成这种退火。

然后将例如包括半导体氧化物的pmd(“预金属电介质”)型介电层238沉积在所制成的电子部件上，然后平坦化。然后通过蚀刻和填充导电材料穿过介电层238并且针对耦接至led100的电极的接触部可能穿过介电层142+204来制成电接触部240，该电接触部240特别地耦接至先前制成的源极和漏极236，并且耦接至栅极224和led100的电极(图4d)。当由介电层142+204形成的组件的厚度大于或等于约150nm时以及/或者如果电子控制电路中的晶体管的尺寸为小，例如技术节点处的尺寸小于65nm，则电接触部240可以分两步制成：形成与晶体管的源极、漏极和栅极相关联的电接触部240的位置的第一光刻和蚀刻步骤，以及形成与led100相关联的电接触部240的位置的第二蚀刻步骤。然后，这些位置被同时填充以形成所有电接触部240。

led100的矩阵的电子控制电路通过在层238上方形成一个或多个金属互连层(未在图4d和随后的附图中示出)而制成。

电子控制电路可以是被配置用于控制led100的光发射的任何类型的电子控制电路。在图4e中示出了控制电路242的示例。作为变体，控制电路242不包含任何电容，并且在这种情况下控制电路242包括形成存储点的附加晶体管。

然后使盖层300变薄，直到到达腔302为止，从而打开这些腔302，使得led100可以发光(图4f)。盖层300的部分与开放腔302保持相邻，从而可以限制相邻像素之间的串扰现象。

由开放腔302形成的空间可以填充有与led100的输出面接触放置的荧光体308，使得可以修改由led100发射的波长。

根据一个特定示例实施方式，制作的fet晶体管的沟道可以是由具有34％的锗、厚度等于约17nm的sige形成的沟道(由层206制成)，使得可以在不需要重复外延的情况下制作这些fet晶体管，因此可以在不超过约400℃的温度(在固相再结晶退火过程中达到的温度，在本文描述的特定示例性实施方式中在400℃下达到约47小时)的情况下制作fet晶体管。这些fet晶体管的最小栅极长度可以为85nm的量级以提供良好的静电控制，并受益于60mv/dec量级的阈值以下的梯度。晶体管的导通电流为约110μa/μm，截止电流约为5×10^-10a/μm。

作为变体，可以减薄fet晶体管的沟道以减小栅极长度，同时受益于对晶体管的良好静电控制。该沟道厚度可以等于约10nm，其可以给出50nm量级的栅极长度(在这种情况下，ion约为200μa/μm，ioff约为1na/μm)。在这种情况下，可以在约450℃的温度下外延源极区和漏极区。然后可以通过实施如上所述部分非晶化然后在450℃下进行固相外延再结晶sper退火持续约1小时10分钟来激活掺杂剂。

作为上述实施方式的变型，其中制成电子控制电路的fet晶体管的沟道的有源层206可以包括硅。该变型可以用于制作nmos和pmos晶体管，而不受sige中nmos晶体管的制作约束。另一方面，在这种情况下，pmos晶体管不具有如此好的性能，sper再结晶速率变低，并且在等于至少500℃的温度下重新开始外延。

制作的fet晶体管沟道的厚度可以小于17nm。在这种情况下，栅极的长度可以是沟道厚度的至少5倍，以获得对短沟道效应的良好控制。因此，可以根据晶体管中所需的电流来调整晶体管栅极的长度。例如，当沟道的厚度等于10nm时，在蚀刻栅极和制作间隔件之后外延源极和漏极可能也是必要的。

图5a至5d表示根据显示装置1000的另一实施方式使用的步骤。在该另一实施方式中，在led100的矩阵的正面143上制成滤光器结构400。

首先实施参照图1a至图2c描述的步骤。

如图5a所示，例如将层214作为机械支承层用于所获得的组件，通过“激光剥离”来去除衬底102。然后，led矩阵100的正面143是可接入的。

与led100的矩阵的正面143接触地形成包括第一过滤材料的层402。该层402由用于制成层402的生长衬底404支承(图5b)。在本文描述的示例中，该层402包括第一过滤材料，该第一过滤材料被配置成使得对应于绿色换句话说在约490nm至573nm之间的波长能够通过。

然后，去除生长衬底404，然后，对层402进行蚀刻以仅保留该层402的面向发射绿光的led100(例如称为第一led)的剩余部分406。

然后，沉积例如包含氧化物的第一透明介电层，然后，平坦化以填充这些部分406之间的空间。因此，透明介电材料的部分408形成为面向不发射绿光的led100。

与部分406和408接触地形成包含第二过滤材料的层410。再一次，由生长衬底412支承该层410(图5c)。在本文描述的示例中，该层410包含第二过滤材料，该第二过滤材料被配置用于使得对应于红色换句话说在约600nm至700nm之间的波长通过。

然后，去除生长衬底412，然后，对层410进行蚀刻以仅保留该层410的面向发射红光的led100(例如称为第二led)的剩余部分414。

然后，沉积例如包含氧化物的第二透明介电层，然后平坦化以填充这些部分414之间的空间。因此，将透明介电材料的部分416形成为面向不发射红光的led100。

因此，根据该实施方式的滤光器结构400包括部分406、408、414和416。作为变型，滤光器结构400可以包括仅一层滤光器材料的部分，例如仅部分406和408。根据另一变体，滤光器结构400可以包括过滤材料的多于两个部分，例如三个。例如，可以使用例如允许仅对应于红色、绿色或蓝色的波长的三种不同的滤光器材料制成滤光器结构，这些滤波器材料的部分被布置成面向led100形成拜耳矩阵或任何其他滤光器配置。

当滤光器结构400完成时，将光学透明机械支承层418沉积在滤光器结构400上(图5d)。该层418提供机械支承，使得可以去除层214。有利地，因为玻璃衬底与实施在用于完成对显示装置100的制作的后续步骤期间达到的温度完全相容，因此该层418是玻璃衬底。此外，热膨胀系数类似于硅的热膨胀系数。

然后，如上参照图4a至图4d所述，通过在led100的矩阵的背面上制成电子控制电路并且特别是fet晶体管来完成显示装置1000。