公开的实施方式涉及半导体器件，更具体地，涉及包括三维布置的存储单元的三维(3d)半导体器件。
背景技术：
随着半导体器件的不断减小的尺寸，其中二维布置多个存储单元的二维(2d)半导体器件(或平面型半导体器件)的集成正在达到极限。为了克服这样的集成限制，虽然提出了其中三维布置存储单元的三维半导体器件(垂直型半导体器件)，但是需要比在二维半导体器件的情况下更复杂和精确的工艺控制。
技术实现要素：
所公开的实施方式提供了可以提高三维布置的存储单元的电连接可靠性并具有结构稳定性的三维半导体器件。
根据方面，本公开针对一种三维半导体器件，其包括：衬底，具有单元阵列区域和接触区域；堆叠结构，包括在垂直方向上交替地堆叠在衬底上的多个电极和多个电极隔离绝缘层，并且在接触区域上具有阶梯式结构；垂直结构，在单元阵列区域中穿透堆叠结构，垂直结构的每个构成单元串；以及接触插塞，在接触区域中，其中，对于所述多个电极中的包括上电极和上电极下面的下电极的每对紧邻的电极，接触插塞中的对应的一个接触下电极并且穿透上电极并与上电极电绝缘。
根据另外的方面，本公开针对一种三维半导体器件，其包括：衬底，具有单元阵列区域、接触区域和在单元阵列区域与接触区域之间的虚设接触区域；堆叠结构，包括在垂直方向上交替地堆叠在衬底上的多个电极和多个电极隔离绝缘层，并且在接触区域上具有阶梯式结构；接触插塞，在接触区域中；虚设着落插塞，在虚设接触区域中连接到所述多个电极中的最上面的电极；以及接触着落插塞，连接到接触插塞的每个，其中，对于所述多个电极中的包括上电极和上电极下面的下电极的每对紧邻的电极，接触插塞中的对应的一个接触下电极并且穿透上电极并与上电极电绝缘。
根据另外方面，本公开针对一种三维半导体器件，其包括：衬底，具有单元阵列区域和接触区域；堆叠结构，包括在垂直方向上交替地堆叠在衬底上的多个电极和多个电极隔离绝缘层，并且在接触区域上具有阶梯式结构，其中所述多个电极当中的两个最下面的电极在接触区域中的端部在相同的位置处彼此垂直地对准；垂直结构，在单元阵列区域中穿透堆叠结构，垂直结构的每个构成包括多个选择晶体管的单元串；以及接触插塞，在接触区域中，其中，对于所述多个电极中的包括上电极和上电极下面的下电极的每对紧邻的电极，接触插塞中的对应的一个接触下电极并且穿透上电极并与上电极电绝缘。
因为字线接触插塞穿透一个电极并连接到其下方的另一电极，所以字线接触插塞由所穿透的电极支撑，由此三维半导体器件可以提供字线接触插塞的结构稳定性并确保电可靠性。
附图说明
实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是示出根据一示例性实施方式的三维半导体器件的示意性布置结构的俯视图；
图2是示出图1的三维半导体器件的框图；
图3是示出根据一示例性实施方式的三维半导体器件的三维存储单元阵列的电路图；
图4是根据一示例性实施方式的三维半导体器件的剖视图；
图5是根据一示例性实施方式的三维半导体器件的剖视图；
图6是根据一示例性实施方式的三维半导体器件的剖视图；
图7是根据一示例性实施方式的三维半导体器件的剖视图；
图8是根据一示例性实施方式的三维半导体器件的剖视图；
图9至17是示出根据一示例性实施方式的制造三维半导体器件的方法的剖视图；
图18是示出根据一示例性实施方式的制造三维半导体器件的方法的剖视图；
图19是示出根据一示例性实施方式的制造三维半导体器件的方法的剖视图；
图20是示出根据一示例性实施方式的制造三维半导体器件的方法的剖视图；
图21至27是示出根据一示例性实施方式的制造三维半导体器件的方法的剖视图；
图28是根据一示例性实施方式的三维半导体器件的剖视图；以及
图29是根据一示例性实施方式的三维半导体器件的剖视图。
具体实施方式
图1是示出根据一示例实施方式的三维半导体器件的示意图的俯视图，图2是示出根据图1所示的实施方式的三维半导体器件的框图。
一起参照图1和2，三维半导体器件可以包括单元阵列区域car和外围电路区域peri。外围电路区域peri可以包括行解码器区域rowdcr、页缓冲器区域pbr和列解码器区域coldcr。接触区域ctr可以布置在单元阵列区域car与行解码器区域rowdcr之间。
包括多个存储单元的三维存储单元阵列1可以布置在单元阵列区域car中。存储单元阵列1可以包括多个存储单元、以及电连接到存储单元的多个字线和多个位线。在一实施方式中，存储单元阵列1可以包括多个存储块blk0至blkn，其中每个存储块blk是数据擦除单元(例如，能在单个擦除操作中被擦除的最小存储单元)。三维存储单元阵列的存储单元可以是具有串联连接的垂直对准的存储单元组以形成存储单元串(例如cstr)的非易失性存储单元，其可形成3dnand闪速非易失性存储器。
选择存储单元阵列1的字线的行解码器2布置在行解码器区域rowdcr中。将存储单元阵列1电连接到行译码器2的接触布线结构可以布置在接触区域ctr中。行解码器2根据地址信息选择存储单元阵列1的存储块blk0至blkn中的一个，并选择所选存储块的字线中的一个。行解码器2可以响应于控制电路的控制而将产生自电压产生电路的字线电压提供到所选字线和未选字线的每个。行解码器可以将电压(电位)提供到串选择线ssl、地选择线gsl和虚设线dl、以及连接到这些线的对应晶体管，诸如在这里其它地方描述的晶体管。
用于读取存储在存储单元中的信息的页缓冲器3可以布置在页缓冲器区域pbr中。取决于操作模式，页缓冲器3可以临时存储待存储于存储单元中的数据，或者可以读出存储于存储单元中的数据。页缓冲器3可以在编程操作模式下作为写入驱动器电路操作，并且可以在读取操作模式下作为读出放大器电路操作。例如，页缓冲器3可以在编程操作模式下临时存储待存储于存储单元中的数据，并且可以在读取操作模式下读出存储于存储单元中的数据。
连接到存储单元阵列1的位线的列解码器4布置在列解码器区域coldcr中。列解码器4可以在页缓冲器3与外部设备(例如存储控制器)之间提供数据传输路径。
虽然三维半导体器件中包括的单元阵列区域car和外围电路区域peri在图1中被显示为布置在平面上的不同区域中，但本发明构思不限于此。在一些实施方式中，三维半导体器件可以具有单元阵列区域car垂直地布置在外围电路区域peri上的外围上芯片(cop)结构。
图3是示出根据一示例性实施方式的三维半导体器件的三维存储单元阵列的电路图。
参照图3，三维半导体器件的三维存储单元阵列可以包括公共源线csl、多个位线bl以及布置在公共源线csl与位线bl之间的多个单元串cstr。
位线bl被二维地布置，并且多个单元串cstr并联连接到位线bl的每个。单元串cstr可以共同连接到公共源线csl。例如，多个单元串cstr可以布置在多个位线bl与一个公共源线csl之间。在一实施方式中，多个公共源线csl可以被二维地布置。在一些实施方式中，电均等的电压(electricallyequalvoltage)可以被施加到所有公共源线csl。在一些其它实施方式中，公共源线csl的每个可以被独立地控制，使得电不同的电压(electricallydifferentvoltages)被施加到公共源线csl。
单元串cstr的每个可以包括连接到公共源线csl的至少一个地选择晶体管gst、连接到位线bl的至少一个串选择晶体管sst、以及布置在至少一个地选择晶体管gst与至少一个串选择晶体管sst之间的多个存储单元晶体管mct。在一些实施方式中，单元串cstr的每个可以包括串联连接的两个或更多个地选择晶体管gst。在一些实施方式中，单元串cstr的每个可以包括串联连接的两个或更多个串选择晶体管sst。
单元串cstr的每个还可以包括布置在串选择晶体管sst与位线bl之间的虚设晶体管dt。构成单元串cstr的每个的至少一个地选择晶体管gst、多个存储单元晶体管mct、至少一个串选择晶体管sst和虚设晶体管dt可以串联连接。
公共源线csl可以共同连接到地选择晶体管gst的源极。此外，布置在公共源线csl与位线bl之间的地选择线gsl、多个字线wl1至wln(其中n是正整数)和多个串选择线ssl可以分别用作地选择晶体管gst、存储单元晶体管mct和串选择晶体管sst的栅电极。存储单元晶体管mct的每个可以包括数据存储元件。
虚设选择线dl可以布置在串选择线ssl与位线bl之间。虚设选择线dl可以用作虚设晶体管dt的栅电极。虚设电压vdl可以被提供到虚设选择线dl。
在一些实施方式中，虚设晶体管dt可以实质上不执行晶体管的功能(例如开关功能)。例如，一定电势能的虚设电压vdl可以被连续地提供到虚设选择线dl，使得虚设晶体管dt可以连续地保持导通状态。例如，一定电势能的虚设电压vdl可以具有与提供到未选择的存储单元晶体管mct的导通电压的电势能相等的电势能。
在一些实施方式中，虚设晶体管dt可以执行串选择晶体管sst的功能。例如，具有与提供到串选择线ssl的电压的电势能相等的电势能的虚设电压vdl可以被提供到虚设选择线dl，使得虚设晶体管dt可以执行串选择晶体管sst的功能。在这种情况下，虚设晶体管dt和串选择晶体管sst可以一起执行串联连接的两个或更多个串选择晶体管sst的功能。在一些实施方式中，具有与提供到串选择线ssl的电压的电势能不同的电势能的虚设电压vdl可以被提供到虚设选择线dl。
例如，虚设选择线dl可以是邻近于正常的线或电极(例如正常的字线)形成的导线。虚设选择线dl可以从形成这样的正常字线或电极的相同导电层(们)图案化。例如，虚设选择线dl可以用沉积和图案化形成正常字线的导电层(们)的相同工艺被形成。
当在此使用时，被描述为“连接”的项目可以物理连接和/或电连接，使得电信号可以从一个项目传递到另一项目。例如，物理连接到另一导电部件(例如导线、垫、内部电线等)的导电部件(例如导线、垫、内部电线等)也可以电连接到该部件。
图4是根据一示例性实施方式的三维半导体器件的剖视图。
参照图4，三维半导体器件100可以在衬底10上包括单元阵列区域car、接触区域ctr以及在单元阵列区域car与接触区域ctr之间的虚设接触区域dtr。在一些实施方式中，图1中所示的外围电路区域peri可以参照接触区域ctr与单元阵列区域car相反布置。例如，接触区域ctr可以在衬底10上布置在外围电路区域peri与单元阵列区域car之间。在一些实施方式中，图1中所示的外围电路区域peri可以布置在衬底10下方。
衬底10可以包括半导体材料。在一些实施方式中，衬底10可以是硅晶片。在一些实施方式中，衬底10可以具有绝缘体上硅(soi)结构或绝缘体上锗(geoi)结构。衬底10可以包括一个或更多个导电区域，例如一个或更多个杂质掺杂阱。
包括多个垂直堆叠的电极el的堆叠结构st可以布置在衬底10上。穿透堆叠结构st的垂直结构20可以布置在单元阵列区域car中，每个垂直结构20构成图3的单元串cstr。一个单元串cstr中包括的多个选择晶体管可以分别被构造在垂直结构20与电极el之间的交叉点处。例如，串联连接的图3的地选择晶体管gst、图3的存储单元晶体管mct、图3的串选择晶体管sst和图3的虚设晶体管dt可以从底部到顶部分别布置在一个垂直结构20与电极el之间的交叉点处，因而可以构成一个单元串cstr。
单元垫cep可以布置在垂直结构20上。单元垫cep可以包括例如杂质掺杂多晶硅或金属材料。
在一些实施方式中，堆叠结构st可以具有在第一方向(x方向)上延伸的线形结构。在一些实施方式中，堆叠结构st可以具有覆盖单元阵列区域car的平板形结构。堆叠结构st可以在接触区域ctr中具有阶梯式结构。例如，垂直堆叠的电极el中的各个电极在x方向上的长度可以从堆叠电极el中最下面的电极到堆叠电极el中最上面的电极逐渐地减小，使得电极el越靠近堆叠结构st的顶部，每个电极el的长度逐渐地减小。接触区域ctr中的堆叠结构st的垂直高度可以随着离单元阵列区域car的减小的距离而逐渐增大。例如，堆叠结构st可以在接触区域ctr中具有倾斜轮廓。
下栅极电介质膜12可以布置在衬底10与堆叠结构st之间。例如，下栅极电介质膜12可以包括硅氧化物、硅氮化物、硅氮氧化物、镓氧化物、锗氧化物、高k电介质或其组合。下栅极电介质膜12可以包括例如通过热氧化工艺形成的硅氧化物。
堆叠结构st可以包括在垂直方向(z方向)上交替地堆叠在衬底10上的多个电极el和多个电极隔离绝缘层32。垂直方向(z方向)可以垂直于第一方向(x方向)。电极隔离绝缘层32可以填充垂直相邻的电极el之间的空间并分别覆盖多个电极el的每个。电极el可以包括掺杂硅、金属(例如钨)、金属氮化物、金属硅化物或其组合。
电极隔离绝缘层32每个可以具有彼此相等的厚度，或者电极隔离绝缘层32中的一些可以具有与其它电极隔离绝缘层中的一个或更多个不同的厚度。多个电极el中的相邻电极的接近度可以基于电极el之间的电极隔离绝缘层32的厚度而变化。例如，当形成在其间的电极隔离绝缘层32的厚度相对更薄时，相邻电极el之间的分隔距离可以相对更小，当形成在其间的电极隔离绝缘层32的厚度相对更厚时，相邻电极el之间的分隔距离可以相对更大。电极el中的一些的端部可以在接触区域ctr上具有阶梯式结构。电极el中的一些可以具有随着离衬底10的顶表面增大的距离而减小的面积。例如，随着垂直堆叠的电极el中的各电极在x方向上的长度从堆叠电极el中的最下面的电极到堆叠电极el中的最上面的电极逐渐地减小，由电极el在第一方向(x方向)上的长度和在第二方向(y方向)上的宽度限定的电极el的顶表面的面积可以减小。电极el中的一些的侧壁可以在接触区域ctr中布置在彼此水平地不同的位置处。例如，每个电极el在接触区域ctr中的端部处的形成在垂直方向(z方向)上的侧壁的水平位置可以对应于电极el在第一方向(x方向)上的长度变化而改变。
具体地，电极el当中除最下面的电极el之外的其余电极el的端部可以在接触区域ctr上具有阶梯式结构。电极el当中除最下面的电极el之外的其余电极el可以具有随着离衬底10的顶表面增大的距离而减小的面积。电极el当中除最下面的电极el之外的其余电极el的侧壁可以在接触区域ctr中布置在彼此水平地不同的位置处。
电极el当中堆叠在最下面位置处的两个电极el可以具有相等的面积。电极el当中的两个最下面的电极el的侧壁可以在接触区域ctr中布置在水平地相等的位置处。例如，电极el当中的两个最下面的电极el的端部可以在接触区域ctr中的相同位置处(在x方向上的)彼此垂直地对准(在z方向上)。
垂直结构20可以穿透堆叠结构st并连接到衬底10。垂直结构20可以包括半导体材料或导电材料。垂直结构20可以每个包括连接到衬底10的垂直柱24以及位于垂直柱24与电极el之间的数据存储元件22。数据存储元件22可以具有圆筒形状或管形状，并且可以从第一绝缘层34的顶表面连续地延伸到衬底10的顶表面。
垂直柱24可以包括掺杂以第一导电类型(例如p型)的杂质离子的硅或硅锗。垂直柱24可以具有中空圆筒形状(例如通心粉形状)并因而包括内部孔。垂直柱24可以形成在数据存储元件22的内侧壁上，并且可以从第一绝缘层34的顶表面连续地延伸到衬底10的顶表面。垂直结构20可以每个包括填充垂直柱24中包括的内部孔的填充绝缘层26。填充绝缘层26可以从第一绝缘层34的顶表面连续地延伸到形成在衬底10上的垂直柱24的内部孔的底表面。填充绝缘层26可以包括具有优秀的间隙填充特性的绝缘材料。例如，填充绝缘层26可以包括诸如高密度等离子体氧化物膜、旋涂玻璃(sog)层或cvd氧化物膜的硅氧化物。
在一些实施方式中，垂直结构20可以沿着第二方向(y方向)布置。在一些实施方式中，垂直结构20可以在第二方向(y方向)上以z字形方式布置。第二方向(y方向)可以垂直于第一方向(x方向)和第三方向(z方向)。
在一些实施方式中，通过使用衬底10的顶表面作为籽晶执行选择性外延生长(seg)工艺而形成的半导体图案(未示出)可以布置在每个垂直结构20与衬底10之间。在一些实施方式中，半导体图案的顶表面可以在比电极el当中最下面的电极el的顶表面更高的水平处。
覆盖单元阵列区域car、虚设接触区域dtr和接触区域ctr中的堆叠结构st的第一绝缘层34可以布置在衬底10的整个表面上。第一绝缘层34可以具有平坦化的顶表面。第一绝缘层34可以覆盖堆叠结构st的层的端部。例如，第一绝缘层34可以覆盖每个电极el在接触区域ctr中的端部处的形成在垂直方向(z方向)上的侧壁。第一绝缘层34可以包括例如硅氧化物层、具有比硅氧化物层更低的介电常数的低k电介质层或其组合。
电连接到电极el的每个的一部分的接触插塞mc可以布置在接触区域ctr中。接触插塞mc可以包括金属、导电金属氮化物、过渡金属或其组合。在一些实施方式中，接触插塞mc可以包括导电阻挡层和填充层。导电阻挡层可以包括例如ti、tin或tan。填充层可以包括例如w。
接触插塞mc可以分别电连接到电极el当中除最上面的电极el(例如虚设选择线dl)之外的电极ssl、wl和gsl，即连接到串选择线ssl、字线wl和地选择线gsl。在接触区域ctr中，接触插塞mc可以穿透第一绝缘层34，并分别连接到电极el当中除虚设选择线dl之外的电极ssl、wl和gsl的与端部相邻的部分。
连接到电极el当中不同电极el的接触插塞mc可以具有彼此不同的在z方向上的垂直长度(即高度)。连接到电极el当中相对更低位置处的电极el的接触插塞mc的垂直长度可以大于连接到相对更高位置处的电极el的接触插塞mc的垂直长度。在一些实施方式中，接触插塞mc在z方向上的垂直长度(即高度)可以随着离单元阵列区域car减小的距离而减小。接触插塞mc在z方向上的垂直长度可以对应于垂直堆叠的电极el中的各电极在x方向上的长度。例如，接触插塞mc中最长的一个可以电连接到电极el中离单元阵列区域car最远距离处的最长的电极，接触插塞mc中最短的一个可以电连接到电极el(除虚设选择线dl之外)中离单元阵列区域car最近距离处的最短的电极。在一些实施方式中，接触插塞mc可以具有基本上圆柱形状，并且可以具有从第一绝缘层34的顶表面连续地延伸到与其电连接的电极el的顶表面的基本上垂直的侧壁。接触插塞mc的顶表面可以基本上在同一平面上。例如，每个接触插塞mc的顶表面可以在相同的垂直层处并且可以彼此基本上共平面并与第一绝缘层34的顶表面基本上共平面。在一些实施方式中，接触插塞mc可以每个具有拥有从顶部(在z方向上离衬底10更远)到底部(在z方向上离衬底10更近)减小的水平剖面面积的锥形。在接触插塞mc具有锥形的实施方式中，接触插塞mc可以具有从顶部到底部连续延伸的侧壁而没有实质上水平的侧壁部分。
连接到电极el中的一个的每个接触插塞mc可以穿透在与所述接触插塞mc连接的所述一个电极el上方(在垂直方向上的)的另一电极el。具体地，每个接触插塞mc可以穿透堆叠结构st的阶梯式结构的梯面部分td的每个的区域中的最上面的电极el，并连接到所述最上面的电极el下方的另一电极el。例如，连接到电极el中的对应一个的接触插塞mc可以穿透与所述接触插塞mc连接的所述一个电极el相邻并在其上方(在z方向上)的电极el。当在此使用时，梯面部分td可以指电极el的未被可相对于堆叠st的电极el位于上方的任何其它电极el(包括串选择线ssl和地选择线gsl)覆盖的部分(尽管形成在堆叠st上方的其它堆叠可以具有堆叠st的电极el的梯面部分td之上的电极)。例如，用于形成堆叠st的一组电极中的最上面的电极el可以不具有形成在其上方的任何其它电极el，因而该最上面的电极el的完整电极el可以是梯面部分td。对于其它电极el，梯面部分td可以是延伸超出形成在其上方的电极el的部分。在堆叠结构st的阶梯式结构中具有位于彼此不同水平处的顶表面的梯面部分td的每个的区域中，最上面的电极el可以是电极el当中与其它电极位于不同水平处的电极el。部分地围绕每个接触插塞mc的侧表面的绝缘阻挡层50可以布置在每个接触插塞mc与由其穿透的电极el之间。因此，每个接触插塞mc可以与其穿透的电极el电绝缘，并电连接到在所穿透的电极el下方的另一电极el。绝缘阻挡层50的内侧表面和外侧表面可以分别接触接触插塞mc和由接触插塞mc穿透的电极el。绝缘阻挡层50的顶表面和底表面可以分别接触电极隔离绝缘层32，电极隔离绝缘层32覆盖由接触插塞mc穿透的电极el的顶表面和底表面。
在一些实施方式中，每个接触插塞mc可以具有延伸到绝缘阻挡层50中的插塞凸起mcp。插塞凸起mcp可以具有朝由接触插塞mc穿透的电极el凸出的形状。例如，插塞凸起mcp可以在x方向上凸出。在插塞凸起mcp的区域中，接触插塞mc可以在x方向上具有比接触插塞mc电连接到所穿透的电极el下方的电极el之处的宽度更宽的宽度。绝缘阻挡层50可以具有对应于插塞凸起mcp的狭缝50s。
覆盖第一绝缘层34的第二绝缘层42以及穿透第二绝缘层42的多个着落插塞blp、dlp和clp可以布置在第一绝缘层34上。多个着落插塞blp、dlp和clp可以包括位线着落插塞blp、虚设着落插塞dlp和接触着落插塞clp。位线着落插塞blp、虚设着落插塞dlp和接触着落插塞clp的每个可以包括相同的材料。多个着落插塞blp、dlp和clp的每个可以包括掺杂硅、金属、金属氮化物、金属硅化物或其组合。在一些实施方式中，多个着落插塞blp、dlp和clp的每个可以包括与接触插塞mc不同的材料。
连接到单元垫cep的位线着落插塞blp可以布置在单元阵列区域car中。虚设着落插塞dlp可以布置在虚设接触区域dtr中，并且可以穿透第二绝缘层42和第一绝缘层34两者并连接到堆叠结构st的最上面的电极el(即虚设选择线dl)。在一些实施方式中，在电极隔离绝缘层32覆盖位于堆叠结构st的最上端的虚设选择线dl的情况下，虚设着落插塞dlp可以穿透第二绝缘层42、第一绝缘层34和电极隔离绝缘层32三者。穿透第二绝缘层42并连接到接触插塞mc的接触着落插塞clp可以布置在接触区域ctr中。位线着落插塞blp、虚设着落插塞dlp和接触着落插塞clp的每个可以包括从接触着落插塞clp的顶部延伸到接触着落插塞clp的底部的相同的金属。接触着落插塞clp可以用导电金属的相一层或相同的多层形成。
位线着落插塞blp、虚设着落插塞dlp和接触着落插塞clp的顶表面可以基本上在同一平面上。例如，着落插塞blp、dlp和clp的每个的顶表面可以在相同的垂直层处并且可以彼此基本上共平面并与第二绝缘层42的顶表面基本上共平面，并且着落插塞blp、dlp和clp的每个的底表面可以彼此基本上共平面并与第二绝缘层42的底表面基本上共平面。当在此使用时，被描述为“基本上平面的”或“基本上共平面”的项目可以完全相同、相等、或是平坦的，或者可以在例如由于制造工艺而可能发生的可接受变化内相同、相等或是平坦的。
在一些实施方式中，虚设着落插塞dlp在z方向上的垂直长度(即高度)可以大于位线着落插塞blp和接触着落插塞clp在z方向上的垂直长度(即高度)。例如，虚设着落插塞dlp可以比位线着落插塞blp和接触着落插塞clp的每个朝衬底10延伸得更远。
连接线bl、dcl和ccl以及填充其间空间的布线绝缘层44可以布置在第二绝缘层42和着落插塞blp、dlp和clp上。布线绝缘层44可以包括例如硅氧化物。
连接线bl、dcl和ccl可以包括位线bl、虚设连接线dcl和接触连接线ccl。位线bl、虚设连接线dcl和接触连接线ccl的顶表面可以在相同的垂直水平处。例如，着落插塞bl、dcl和ccl的每个的顶表面可以彼此基本上共平面并与布线绝缘层44的顶表面基本上共平面，并且着落插塞bl、dcp和ccp的每个的底表面可以彼此基本上共平面并与布线绝缘层44的底表面基本上共平面。位线bl可以位于对应的位线着落插塞blp上方，并且位线bl可以在x方向上具有比其对应的位线着落插塞blp的宽度更大的宽度。虚设连接线dcl可以位于对应的虚设着落插塞dlp上方，并且虚设连接线dcl可以在x方向上具有比其对应的虚设着落插塞dlp的宽度更大的宽度。接触连接线ccl可以位于对应的接触着落插塞clp上方，并且接触连接线ccl可以在x方向上具有比其对应的接触着落插塞clp的宽度更大的宽度。
位线bl可以经由位线着落插塞blp和单元垫cep电连接到垂直柱24。虚设连接线dcl可以经由虚设着落插塞dlp电连接到虚设选择线dl。接触连接线ccl可以经由接触着落插塞clp电连接到接触插塞mc。
在一些实施方式中，一定电势能的电压可以总是被提供到虚设连接线dcl、虚设着落插塞dlp和虚设选择线dl，使得图3的虚设晶体管dt可以总是保持导通状态。例如，一定电势能的电压可以具有等于提供到图3的未选择的存储单元晶体管mct的导通电压的电势能，由此虚设晶体管dt可以基本上不执行晶体管的功能(例如开关功能)。
在一些实施方式中，允许图3的虚设晶体管dt执行串选择晶体管sst的功能的电势能可以被提供到虚设连接线dcl、虚设着落插塞dlp和虚设选择线dl。例如，相同电势能的电压可以被提供到电极el当中两个最上面的电极el，即虚设选择线dl和串选择线ssl。在这种情况下，串选择晶体管sst和虚设晶体管dt可以分别作为第一串选择晶体管和第二串选择晶体管操作，由此三维半导体器件100可以具有图3的一个单元串cstr具有两个串选择晶体管的结构。
在根据一实施方式的三维半导体器件100中，因为接触插塞mc穿透一个电极el并连接到所穿透的电极el下方的另一电极el，所以即使接触插塞mc的高度由于堆叠结构st中包括的堆叠电极el的数量增加所导致的堆叠结构st的高度增大而增大，接触插塞mc也被由接触插塞mc和/或绝缘阻挡层50穿透的电极el支撑，由此可以提供接触插塞mc的结构稳定性。
如下所述，因为由每个接触插塞mc穿透的电极el在形成具有不同深度的接触孔以形成具有不同高度的接触插塞mc的工艺期间用作蚀刻停止层，所以可以防止每个接触插塞mc穿透连接到其的电极el而导致对该电极el下方的电极隔离绝缘层32的损坏或连接到该电极el下方的另一电极el，由此确保电可靠性。
图5是根据一示例实施方式的三维半导体器件的剖视图。在参照图5的描述中，与参照图4的描述重叠的描述可以被省略，并且相同的部件可以由相同的附图标记表示，除非另有说明。
参照图5，三维半导体器件100a可以在衬底10上包括单元阵列区域car、接触区域ctr和在单元阵列区域car与接触区域ctr之间的虚设接触区域dtr。
三维半导体器件100a包括布置在接触区域ctr中并分别电连接到电极el的部分的接触插塞mca。接触插塞mca可以分别电连接到电极el当中除最上面的电极el(例如虚设选择线dl)之外的电极ssl、wl和gsl。
连接到电极el中的一个的每个接触插塞mca可以穿透在与其连接的所述一个电极el(在垂直方向上的)上方的另一电极el。具体地，每个接触插塞mca可以在堆叠结构st的阶梯式结构的梯面部分td的每个的区域中穿透最上面的电极el，并电连接到所穿透的最上面的电极el下方的另一电极el。
部分地围绕每个接触插塞mca的侧表面的绝缘阻挡层50a可以布置在每个接触插塞mca与由其穿透的电极el之间。因此，每个接触插塞mca可以与其穿透的电极el电绝缘，并电连接到所穿透的电极el下方的另一电极el。
图5中所示的三维半导体器件100a中包括的接触插塞mca的每个可以不具有图4中所示的三维半导体器件100中包括的接触插塞mc的每个的插塞凸起mcp。同样地，图5中所示的三维半导体器件100a中包括的绝缘阻挡层50a可以不具有图4中所示的三维半导体器件100中包括的绝缘阻挡层50的狭缝50s。在图5的实施方式中，接触插塞mca的每个可以具有从第一绝缘层34的顶表面连续地延伸到与接触插塞mca连接的电极el的基本上垂直的侧壁。
图6是根据一示例性实施方式的三维半导体器件的剖视图。在参照图6的描述中，与参照图4和5的描述重叠的描述可以被省略，并且相同的部件将由相同的附图标记表示，除非另有说明。
参照图6，三维半导体器件100b可以在衬底10上包括单元阵列区域car、接触区域ctr和在单元阵列区域car与接触区域ctr之间的虚设接触区域dtr。
三维半导体器件100b包括布置在接触区域ctr中并分别电连接到电极el的部分的接触插塞mcb。接触插塞mcb可以分别电连接到电极el当中除最上面的电极el(例如虚设选择线dl)之外的电极ssl、wl和gsl。
连接到电极el中的一个的每个接触插塞mcb可以穿透与其连接的一个电极el之上的另一个电极el。具体地，每个接触插塞mcb可以在堆叠结构st的阶梯式结构的梯面部分td的每个的区域中穿透最上面的电极el，并电连接到所穿透的最上面的电极el下方的另一电极el。
部分地围绕每个接触插塞mcb的侧表面的绝缘阻挡层50b可以布置在每个接触插塞mcb与其穿透的电极el之间。每个接触插塞mcb可以具有延伸到绝缘阻挡层50b中的插塞凸起mcpb。插塞凸起mcpb可以具有朝由每个接触插塞mcb穿透的电极el凸出的形状。例如，插塞凸起mcpb可以在x方向上凸出。在插塞凸起mcpb的区域中，接触插塞mcb可以在x方向上具有比接触插塞mcb在其电连接到所穿透的电极el下方的电极el之处的宽度更宽的宽度。绝缘阻挡层50b可以具有对应于插塞凸起mcpb的狭缝50sb。
此外，围绕每个接触插塞mcb的侧表面的接触间隔物52可以进一步布置在每个接触插塞mcb与由每个接触插塞mcb穿透的第一绝缘层34和电极隔离绝缘层32两者之间。每个接触插塞mcb的顶表面和接触间隔物52的最上端可以在同一平面上。例如，每个接触插塞mcb的顶表面和每个接触间隔物52的最上端可以在相同的垂直层处，并且可以与第一绝缘层34的顶表面基本上共平面。
因此，每个接触插塞mcb可以与其穿透的电极el电绝缘，并电连接到所穿透的电极el下方的另一电极el。
在一些实施方式中，绝缘阻挡层50b和接触间隔物52可以包括相同的材料。在一些实施方式中，围绕一个接触插塞mcb的绝缘阻挡层50b和接触间隔物52可以被集成到一个主体中。例如，绝缘阻挡层50b和接触间隔物52可以在单个工艺中形成。
图7是根据一示例性实施方式的三维半导体器件的剖视图。在参照图7的描述中，与参照图4至6的描述重叠的描述可以被省略，并且相同的部件将由相同的附图标记表示，除非另有说明。
参照图7，三维半导体器件100c可以在衬底10上包括单元阵列区域car、接触区域ctr和在单元阵列区域car与接触区域ctr之间的虚设接触区域dtr。
三维半导体器件100c包括布置在接触区域ctr中并分别电连接到电极el的部分的接触插塞mcc。接触插塞mcc可以分别电连接到电极el当中除最上面的电极el(例如虚设选择线dl)之外的电极ssl、wl和gsl。
连接到电极el中的一个的每个接触插塞mcc可以穿透在与其连接的一个电极el(在垂直方向上的)上方的另一电极el。具体地，每个接触插塞mcc可以在堆叠结构st的阶梯式结构的梯面部分td的每个的区域中穿透上部电极el或最上面的电极el，并连接到在所穿透的最上面的电极el下方的另一电极el。
部分地围绕每个接触插塞mcc的侧表面的绝缘阻挡层50c可以布置在每个接触插塞mcc和其穿透的电极el之间。
此外，围绕每个接触插塞mcc的侧表面的接触间隔物52可以进一步布置在每个接触插塞mcc与由每个接触插塞mcc穿透的第一绝缘层34和电极隔离绝缘层32两者之间。
因此，每个接触插塞mcc可以与其穿透的电极el电绝缘，并电连接到所穿透的电极el下方的另一电极el。
在一些实施方式中，绝缘阻挡层50c和接触间隔物52可以包括相同的材料。在一些实施方式中，围绕一个接触插塞mcc的绝缘阻挡层50c和接触间隔物52可以被集成为一个主体。例如，绝缘阻挡层50b和接触间隔物52可以在单个工艺中形成。
图8是根据一实施方式的三维半导体器件的剖视图。在参照图8的描述中，与参照图4至7的描述重叠的描述可以被省略，并且相同的部件将由相同的附图标记表示，除非另有说明。
参照图8，三维半导体器件102可以在衬底10上包括单元阵列区域car、接触区域ctr和在单元阵列区域car与接触区域ctr之间的虚设接触区域dtr。
三维半导体器件102包括布置在接触区域ctr中并分别电连接到电极el的部分的接触插塞mcd。接触插塞mcd可以分别电连接到电极el当中除最上面的电极el(例如虚设选择线dl)之外的电极ssl、wl和gsl。
连接到电极el中的一个的每个接触插塞mcd可以穿透在与其连接的一个电极el(在z方向上的)上方的另一电极el。具体地，每个接触插塞mcd可以在堆叠结构st的阶梯式结构的梯面部分td的每个的区域中穿透最上面的电极el，并连接到在所穿透的最上面的电极el下方的另一电极el。
围绕每个接触插塞mcd的侧表面的接触间隔物52a可以进一步布置在每个接触插塞mcd与由每个接触插塞mcd穿透的第一绝缘层34、电极el和电极隔离绝缘层32三者之间。因此，每个接触插塞mcd可以与其穿透的电极el电绝缘，并电连接到在所穿透的电极el下方的另一电极el。
图8中所示的三维半导体器件102可以不包括三维半导体器件100、100a、100b和100c中分别包括的绝缘阻挡层50、50a、50b和50c。
图9至17是示出根据一示例性实施方式的制造三维半导体器件的方法的剖视图。具体地，图9至17是示出制造图4中所示的根据一实施方式的三维半导体器件100的方法的剖视图。在参照图9至17的描述中，与参照图4的描述重叠的描述可以被省略，并且相同的部件将由相同的附图标记表示，除非另有说明。
参照图9，下栅极电介质膜12在衬底10上形成，初始堆叠结构stp在下栅极电介质膜12上形成，并且覆盖初始堆叠结构stp的第一绝缘层34被形成。
初始堆叠结构stp可以包括垂直地堆叠在衬底10上的牺牲层31、以及分别覆盖牺牲层31并填充垂直相邻的牺牲层31之间空间的电极隔离绝缘层32。
初始堆叠结构stp可以通过交替地堆叠多个初始牺牲层和多个初始隔离绝缘层、随后部分地去除初始牺牲层和初始隔离绝缘层的端部而形成。牺牲层31和电极隔离绝缘层32可以在接触区域ctr上具有阶梯式结构。在初始堆叠结构stp中，两个最下面的牺牲层31可以在接触区域ctr中具有位于相同水平位置处的侧壁。例如，牺牲层31当中的两个最下面的牺牲层31可以具有在x方向上的相同位置处彼此垂直对准的侧壁。牺牲层31和电极隔离绝缘层32当中的其它牺牲层31和其它电极隔离绝缘层32可以位于阶梯式结构的梯面部分td的每个的上端上。两个最下面的牺牲层31的侧壁可以相对于其它牺牲层31位于在x方向上离单元阵列区域car最远的距离处，并且其它牺牲层31可以在接触区域ctr中具有在x方向上逐渐靠近单元阵列区域car的侧壁。
在初始堆叠结构stp形成之后，覆盖初始堆叠结构stp的第一绝缘层34被形成。第一绝缘层34可以具有平坦化的顶表面。第一绝缘层34可以覆盖初始堆叠结构stp的层的端部。
参照图10，穿过初始堆叠结构(图9的stp)并连接到衬底10的垂直结构20被形成。垂直结构20的每个可以包括数据存储元件22、垂直柱24和填充绝缘层26。单元垫cep可以在垂直结构20的每个上形成。
穿透第一绝缘层34和初始堆叠结构stp并暴露衬底10的垂直通孔20h可以被形成，随后按所述次序形成覆盖垂直通孔20h的内侧表面的数据存储元件22、以及覆盖数据存储元件22并具有内部孔的垂直柱24。垂直柱24也可以覆盖通过垂直通孔20h暴露的衬底10的顶表面的一部分。然后，填充垂直柱24的内部孔的填充绝缘层26可以被形成，从而形成垂直结构20。填充垂直通孔20h的上部的单元垫cep可以在垂直结构20上形成。单元垫cep可以具有与垂直通孔20h的垂直宽度相同的垂直宽度(在x方向上)。
接着，图9的牺牲层31被去除，随后用电极el填充通过去除牺牲层31而获得的空间，从而形成堆叠结构st。
参照图11，第一初始接触孔pch1在接触区域ctr中形成，第一初始接触孔pch1穿透第一绝缘层34并延伸到堆叠结构st的上部中。第一初始接触孔pch1可以形成在堆叠结构st的阶梯式结构的每个梯面部分td的区域中。例如，每个梯面部分td可以具有形成在其中的第一初始接触孔pch1。
第一初始接触孔pch1可以通过经由使用堆叠结构st的每个梯面部分td的区域中的最上面的电极el作为蚀刻停止层部分地去除第一绝缘层34和电极隔离绝缘层32而形成。
在一些实施方式中，第一绝缘层34和电极隔离绝缘层32可以具有相似的蚀刻特性。每个电极el可以相对于第一绝缘层34和电极隔离绝缘层32具有蚀刻选择性。因此，可以执行第一绝缘层34和电极隔离绝缘层32通过使用每个电极el作为蚀刻停止层被部分去除的蚀刻工艺，从而形成具有不同深度的第一初始接触孔pch1。
参照图12，由图11的第一初始接触孔pch1暴露的电极el被部分地去除，从而形成第一扩展初始接触孔pch1e。
第一扩展初始接触孔pch1e可以通过经由各向同性蚀刻部分地去除电极el而形成。因此，第一扩展初始接触孔pch1e可以在其下部中具有扩展孔eh，扩展孔eh比其上部水平延伸得更远。因此，第一扩展初始接触孔pch1e的下部可以具有比其上部更大的宽度，所述下部对应于每个电极el。扩展孔eh可以形成在堆叠结构st的每个梯面部分td中的电极el的最上面的电极中。例如，当堆叠结构st的梯面部分td包括两个电极el时，扩展孔eh可以形成在两个电极el的最上面的电极中。
参照图13，在第一扩展初始接触孔pch1e的底表面处暴露的电极隔离绝缘层32被部分地去除，从而形成第二初始接触孔pch2。第二初始接触孔pch2可以通过经由各向异性蚀刻部分地去除电极隔离绝缘层32而形成。梯面部分td中的最下面的电极el的顶表面可以在第二初始接触孔pch2的底表面处部分地暴露。
因此，在第二初始接触孔pch2中，具有扩展孔eh的中间部分可以具有比上部和下部的每个更大的宽度。
参照图14，覆盖第二初始接触孔pch2的内表面的绝缘覆盖层50p被形成。绝缘覆盖层50p可以共形地覆盖第二初始接触孔pch2中的暴露表面。因此，绝缘覆盖层50p可以具有延伸到扩展孔eh中的狭缝50s。
参照图15，绝缘覆盖层(图14的50p)被部分地去除，从而形成填充扩展孔eh的绝缘阻挡层50并形成接触孔ch。
绝缘阻挡层50可以通过去除绝缘覆盖层50p的覆盖第二初始接触孔pch2的底表面的部分以及绝缘覆盖层50p的覆盖电极隔离绝缘层32和第一绝缘层34的每个的侧表面的部分而形成。绝缘阻挡层50可以对应于绝缘覆盖层50p的填充扩展孔eh的部分。如图14中所示，当绝缘覆盖层50p的狭缝50s延伸到扩展孔eh中时，绝缘阻挡层50也可以具有狭缝50s。
梯面部分td中的最下面的电极el的顶表面可以在接触孔ch的底表面处被暴露。具有在接触孔ch的底表面处暴露的顶表面的电极el上方的电极el可以由绝缘阻挡层50覆盖，因而不被暴露在接触孔ch中。
参照图16，导电材料填充接触孔ch，从而形成接触插塞mc。接触插塞mc可以穿透在堆叠结构st的阶梯式结构的每个梯面部分td的区域中的最上面的电极el，因而连接到所穿透的电极el下方的电极el。绝缘阻挡层50可以布置在接触插塞mc与由接触插塞mc穿透的电极el之间。
接触插塞mc可以具有与绝缘阻挡层50的狭缝50s对应的插塞凸起mcp。插塞凸起mcp可以具有朝由接触插塞mc穿透的电极el凸出的形状。
参照图17，覆盖第一绝缘层34的第二绝缘层42被形成，随后形成穿透第二绝缘层42的着落插塞孔lh1、lh2和lh3。
着落插塞孔lh1、lh2和lh3包括分别形成在单元阵列区域car、虚设接触区域dtr和接触区域ctr中的第一着落插塞孔lh1、第二着落插塞孔lh2和第三着落插塞孔lh3。
第一着落插塞孔lh1可以穿透单元阵列区域car中的第二绝缘层42，并暴露第一着落插塞孔lh1的底表面处的单元垫cep。第二着落插塞孔lh2可以穿透虚设接触区域dtr中的第二绝缘层42、第一绝缘层34和电极隔离绝缘层32，并暴露电极el的堆叠中的最上面的电极el(即第二着落插塞孔lh2的底表面处的虚设选择线dl)。第三着落插塞孔lh3可以穿透接触区域ctr中的第二绝缘层42，并暴露第三着落插塞孔lh3的底表面处的接触插塞mc。第二着落插塞孔lh2的深度可以大于第一着落插塞孔lh1和第三着落插塞孔lh3的深度。着落插塞孔lh1、lh2和lh3可以通过经由分别使用单元垫cep、虚设选择线dl和接触插塞mc作为蚀刻停止层部分地去除第二绝缘层42或部分地去除第一绝缘层34和第二绝缘层42及电极隔离绝缘层32而形成。
接着，导电材料填充第一至第三着落插塞孔lh1、lh2和lh3，从而分别形成位线着落插塞blp、虚设着落插塞dlp和接触着落插塞clp。位线着落插塞blp、虚设着落插塞dlp和接触着落插塞clp的顶表面可以基本上在同一平面上。
接着，如图4中所示，连接线bl、dcl和ccl以及填充其间空间的布线绝缘层44在第二绝缘层42以及着落插塞blp、dlp和clp上形成，从而形成三维半导体器件100。
如参照图9至17所述，即使三维半导体器件100包括具有不同高度的接触插塞mc，具有不同深度的第一初始接触孔pch1也可以通过使用堆叠结构st的每个梯面部分td的区域中的最上面的电极el作为蚀刻停止层而形成。因此，因为可以防止每个接触插塞mc穿透与其连接的电极el而对该电极el下方的电极隔离绝缘层32造成损坏或连接到该电极el下方的另一电极el，所以三维半导体器件100可以确保电可靠性。
图18是示出根据一示例性实施方式的制造三维半导体器件的方法的剖视图。具体地，图18是示出制造图5中所示的根据一实施方式的三维半导体器件100a的方法的剖视图，也是示出图13中所绘的工艺步骤之后的工艺的剖视图。在参照图18的描述中，与参照图5和9至13的描述重叠的描述可以被省略，并且相同的部件将由相同的附图标记表示，除非另有说明。
参照图18，覆盖第二初始接触孔pch2的内表面的绝缘覆盖层50pa被形成。绝缘覆盖层50pa可以共形地覆盖第二初始接触孔pch2中的暴露表面。绝缘覆盖层50pa可以形成为使得狭缝不延伸到扩展孔eh中。
接着，以与参照图15描述的方式相似的方式，绝缘阻挡层50a可以通过部分地去除绝缘覆盖层50pa被形成。例如，绝缘阻挡层50a可以通过去除绝缘覆盖层50pa的覆盖第二初始接触孔pch2的底表面的部分以及绝缘覆盖层50pa的覆盖电极隔离绝缘层32和第一绝缘层34的每个的侧表面的部分被形成。然后，工艺可以继续，使得图5中所示的三维半导体器件100a可以基于参照图16和17的描述被形成。
图19是示出根据一示例性实施方式的制造三维半导体器件的方法的剖视图。具体地，图19是示出制造图6中所示的根据一实施方式的三维半导体器件100b的方法的剖视图，也是示出图13中所绘的工艺步骤之后的工艺的剖视图。在参照图19的描述中，与参照图6和9至13的描述重叠的描述可以被省略，并且相同的部件将由相同的附图标记表示，除非另有说明。
参照图19，覆盖第二初始接触孔pch2的内表面的绝缘覆盖层50pb被形成。绝缘覆盖层50pb可以共形地覆盖第二初始接触孔pch2中的暴露表面。绝缘覆盖层50pb可以具有朝扩展孔eh延伸的狭缝50sb。
接着，如图6中所示的具有狭缝50sb的绝缘阻挡层50b和接触间隔物52可以通过去除绝缘覆盖层50pb的覆盖第二初始接触孔pch2的底表面以及第一绝缘层34和单元垫cep的每个的顶表面的部分而形成，并且图6中所示的三维半导体器件100b可以基于参照图16和17的描述被形成。
图20是示出根据一示例性实施方式的制造三维半导体器件的方法的剖视图。具体地，图20是示出制造图7中所示的根据一实施方式的三维半导体器件100c的方法的剖视图，也是示出图13中所绘的工艺步骤之后的工艺的剖视图。在参照图20的描述中，与参照图7和9至13的描述重叠的描述可以被省略，并且相同的部件将由相同的附图标记表示，除非另有说明。
参照图20，覆盖第二初始接触孔pch2的内表面的绝缘覆盖层50pc被形成。绝缘覆盖层50pc可以共形地覆盖第二初始接触孔pch2中的暴露表面。绝缘覆盖层50pc可以填充扩展孔eh，并且可以不具有诸如图17和19中所示的狭缝50s或50sb的狭缝。
接着，如图7中所示的绝缘阻挡层50c和接触间隔物52可以通过去除绝缘覆盖层50pc的覆盖第二初始接触孔pch2的底表面以及第一绝缘层34和单元垫cep的每个的顶表面的部分而形成，并且图7中所示的三维半导体器件100c可以基于参照图16和17的描述被形成。
图21至27是示出根据一示例性实施方式的制造三维半导体器件的方法的剖视图。具体地，图21至27是示出制造图8中所示的根据一实施方式的三维半导体器件102的方法的剖视图，也是示出图10之后的工艺的剖视图。在参照图21至27的描述中，与参照图8至10的描述重叠的描述可以被省略，并且相同的部件将由相同的附图标记表示，除非另有说明。
参照图21，第一初始接触孔pch1a在接触区域ctr中形成，第一初始接触孔pch1a穿透第一绝缘层34并延伸到堆叠结构st的上部中。第一初始接触孔pch1a可以形成在堆叠结构st的阶梯式结构的每个梯面部分td的区域中。
第一初始接触孔pch1a可以通过经由使用堆叠结构st的每个梯面部分td的区域中的最上面的电极el作为蚀刻停止层部分地去除第一绝缘层34和电极隔离绝缘层32而形成。
参照图22，由图21的第一初始接触孔pch1a暴露的电极el被部分地去除，从而形成第一扩展初始接触孔pch1ea。
第一扩展初始接触孔pch1ea可以通过经由各向异性蚀刻部分地去除电极el而形成。第一扩展初始接触孔pch1ea可以具有拥有从顶部到底部减小的水平剖面面积的锥形。例如，扩展初始接触孔pch1ea的宽度(在x方向上)可以在z方向上在离衬底10越远的剖面处越大，并且扩展初始接触孔pch1ea的宽度(在x方向上)可以在z方向上在离衬底10越近的剖面处越小。
参照图23，在图22的第一扩展初始接触孔pch1ea的底表面处暴露的电极隔离绝缘层32被部分地去除，从而形成第二初始接触孔pch2a。第二初始接触孔pch2a可以通过经由各向异性蚀刻部分地去除电极隔离绝缘层32而形成。梯面部分td中的最下面的电极el的顶表面可以在第二初始接触孔pch2a的底表面处被部分地暴露。
第二初始接触孔pch2a可以具有拥有从顶部到底部减小的水平剖面面积的锥形。例如，第二初始接触孔pch2a的宽度(在x方向上)可以在z方向上在离衬底10越远的剖面处越大，并且第二初始接触孔pch2a的宽度(在x方向上)可以在z方向上在离衬底10越近的剖面处越小。
参照图24，覆盖第二初始接触孔pch2a的内表面的绝缘覆盖层50pd被形成。绝缘覆盖层50pd可以共形地覆盖第二初始接触孔pch2中的暴露表面。
参照图25，绝缘覆盖层50pd的覆盖第二初始接触孔pch2a的底表面以及第一绝缘层34和单元垫cep的每个的顶表面的部分被去除，从而形成覆盖第二初始接触孔pch2a的内侧表面的接触间隔物52a。接触间隔物52a可以限定接触孔cha，接触孔cha在接触孔cha的底表面处部分地暴露电极el的顶表面。
参照图26，导电材料填充接触孔cha，从而形成接触插塞mcd。接触插塞mcd可以在堆叠结构st的阶梯式结构的每个梯面部分td的区域中穿透最上面的电极el，因而连接到所穿透的电极el下方的电极el。接触插塞mcd可以是从第一绝缘层34的顶表面延伸到梯面区域td中的最下面的电极el的顶表面的单一同质单元。接触间隔物52a可以围绕接触插塞mcd的侧表面。
参照图27，覆盖第一绝缘层34的第二绝缘层42被形成，随后形成穿透第二绝缘层42的着落插塞孔lh1、lh2和lh3。
着落插塞孔lh1、lh2和lh3包括分别形成在单元阵列区域car、虚设接触区域dtr和接触区域ctr中的第一着落插塞孔lh1、第二着落插塞孔lh2和第三着落插塞孔lh3。
第一着落插塞孔lh1可以穿透单元阵列区域car中的第二绝缘层42，并暴露第一着落插塞孔lh1的底表面处的单元垫cep。第二着落插塞孔lh2可以穿透虚设接触区域dtr中的第二绝缘层42、第一绝缘层34和电极隔离绝缘层32，并暴露最上面的电极el，即第二着落插塞孔lh2的底表面处的虚设选择线dl。第三着落插塞孔lh3可以穿透接触区域ctr中的第二绝缘层42，并暴露第三着落插塞孔lh3的底表面处的接触插塞mcd。第二着落插塞孔lh2的深度可以大于第一着落插塞孔lh1和第三着落插塞孔lh3的深度。着落插塞孔lh1、lh2和lh3可以通过经由分别使用单元垫cep、虚设选择线dl和接触插塞mcd作为蚀刻停止层部分地去除第二绝缘层42或部分地去除第一绝缘层34和第二绝缘层42及电极隔离绝缘层32而形成。
接着，导电材料填充第一至第三着落插塞孔lh1、lh2和lh3，从而分别形成位线着落插塞blp、虚设着落插塞dlp和接触着落插塞clp。位线着落插塞blp、虚设着落插塞dlp和接触着落插塞clp的顶表面可以基本上在同一平面上。
接着，如图8中所示，连接线bl、dcl和ccl以及填充其间空间的布线绝缘层44在第二绝缘层42以及着落插塞blp、dlp和clp上形成，从而形成三维半导体器件102。
图28是根据一示例性实施方式的三维半导体器件的剖视图。
参照图28，三维半导体器件104可以在衬底210上包括外围电路区域peri。外围电路逻辑结构plst可以布置在外围电路区域peri的衬底210上。外围电路逻辑结构plst可以包括晶体管tr。每个晶体管tr可以布置在由器件隔离层212限定的有源区域中。晶体管tr可以连接到外围下绝缘层220中的下布线222和下接触224。外围下绝缘层220可以包括多个硅氧化物层。每个晶体管tr可以包括外围电路栅极电介质膜213、外围电路栅电极214和外围电路源极/漏极区域215。在一些实施方式中，外围电路栅极盖层216可以布置在外围电路栅电极214的顶表面上，外围电路栅极间隔物217可以布置在外围电路栅电极214和外围电路栅极盖层216的侧表面上。
单元阵列区域car、虚设接触区域dtr、接触区域ctr和外围连接区域pcr可以布置在外围电路区域peri上。因为除了半导体层250代替衬底(图4的10)被布置之外，单元阵列区域car、虚设接触区域dtr和接触区域ctr的配置与图4中所示的三维半导体器件100中的配置相似，所以其描述将被省略。
外围上绝缘层290可以布置在外围电路区域peri的外围下绝缘层220和下布线222之上。在一些实施方式中，外围上绝缘层290可以包括具有比硅氧化物层更低的介电常数的低k电介质层292以及多孔层294。多孔层294可以是包括多孔材料的材料层。在一些实施方式中，多孔层294可以包括硅碳氮化物(sicn)。
半导体层250可以形成在单元阵列区域car的外围上绝缘层290上。半导体层250可以不布置在外围连接区域pcr中。半导体层250可以包括从由单晶硅层、绝缘体上硅(soi)、形成在硅锗(sige)层上的硅层、形成在绝缘层上的单晶硅层和形成在绝缘层上的多晶硅层组成的组中选择的至少一种。半导体层250可以为第一导电类型(例如p型)。
单元阵列结构cast可以布置在单元阵列区域car的半导体层250上。单元阵列结构cast可以包括含垂直地堆叠在半导体层250上的电极el的堆叠结构st、以及穿透堆叠结构st的垂直结构20。垂直结构20的每个的一端可以连接到半导体层250，单元垫cep可以形成在垂直结构20的每个的另一端上。
堆叠结构st可以包括多个电极el、以及在垂直相邻的电极el之间的电极隔离绝缘层32。电极el可以包括按所述次序堆叠在半导体层250上的地选择线gsl、字线wl、串选择线ssl和虚设选择线dl。电极el可以在外围连接区域pcr附近具有阶梯式结构。
连接到外围电路逻辑结构plst的外围电路连接结构240可以布置在外围连接区域pcr中。外围电路连接结构240可以包括外围电路接触插塞pc、外围电路着落插塞plp和外围电路连接线pl。外围电路接触插塞pc可以穿透第一绝缘层34、外围上绝缘层290和外围下绝缘层220，并连接到下布线222。外围电路着落插塞plp可以布置在外围电路接触插塞pc上。外围电路着落插塞plp可以连接到外围电路连接线pl。
在一些实施方式中，外围电路连接结构240可以连接到位线bl。在一些实施方式中，外围电路连接结构240可以连接到接触连接线ccl。在一些实施方式中，外围电路连接结构240可以连接到虚设连接线dcl。
虽然未单独示出，但因为对本领域普通技术人员明显的是，图5至7中所示的三维半导体器件100a、100b或100c的配置应用于单元阵列区域car、虚设接触区域dtr和接触区域ctr的配置，所以其描述将被省略。
图29是根据一示例性实施方式的三维半导体器件的剖视图。在参照图29的描述中，与参照图28的描述重叠的描述可以被省略，并且相同的部件将由相同的附图标记表示，除非另有说明。
参照图29，三维半导体器件106可以在衬底210上包括外围电路区域peri。外围电路逻辑结构plst可以布置在外围电路区域peri的衬底210上。
单元阵列区域car、虚设接触区域dtr、接触区域ctr和外围连接区域pcr可以布置在外围电路区域peri上。因为除了半导体层250代替图8的衬底10被布置之外，单元阵列区域car、虚设接触区域dtr和接触区域ctr的配置与图8中所示的三维半导体器件102的配置相似，所以其描述将被省略。
外围上绝缘层290可以布置在外围电路区域peri的外围下绝缘层220和下布线222之上。
半导体层250可以形成在单元阵列区域car的外围上绝缘层290上。半导体层250可以不布置在外围连接区域pcr中。
单元阵列结构cast可以布置在单元阵列区域car的半导体层250上。单元阵列结构cast可以包括含垂直地堆叠在半导体层250上的电极el的堆叠结构st、以及穿透堆叠结构st的垂直结构20。
堆叠结构st可以包括多个电极el、以及在垂直相邻的电极el之间的电极隔离绝缘层32。电极el可以包括按所述次序堆叠在半导体层250上的地选择线gsl、字线wl、串选择线ssl和虚设选择线dl。
连接到外围电路逻辑结构plst的外围电路连接结构240可以布置在外围连接区域pcr中。外围电路连接结构240可以包括外围电路接触插塞pc、外围电路着落插塞plp和外围电路连接线pl。外围电路接触插塞pc可以穿透第一绝缘层34、外围上绝缘层290和外围下绝缘层220，并连接到下布线222。外围电路着落插塞plp可以布置在外围电路接触插塞pc上。外围电路着落插塞plp可以连接到外围电路连接线pl。
虽然已经参照本构思的实施方式具体显示和描述了本构思，但是将理解，可以在其中作出形式和细节上的各种各样的改变而不背离所附权利要求的精神和范围。
本申请要求2017年7月26日向韩国知识产权局提交的韩国专利申请第10-2017-0094960号的优先权权益，其公开通过引用全文合并于此。